周瑩

摘 要 要達(dá)到高質(zhì)量的防偽水平，必須保證采集到高質(zhì)量的紙幣數(shù)據(jù)。本文根據(jù)系統(tǒng)所需性能要求，分析了各個(gè)模塊器件性能，對(duì)器件做出了合理的選型。圖像采集模塊是驗(yàn)鈔機(jī)系統(tǒng)的基礎(chǔ)，只有采集到準(zhǔn)確、高質(zhì)量的紙幣數(shù)據(jù)，才能保證后期的圖像處理更加完美。本文重點(diǎn)討論了基于CIS的紙幣圖像采集原理，闡述了紙幣采集過程的基本概念及流程。本系統(tǒng)采用FPGA作為協(xié)處理器，完成CIS、A/D、光源選擇驅(qū)動(dòng)、SDRAM、SRAM、USB各個(gè)功能模塊的控制，實(shí)現(xiàn)了完整紙幣的數(shù)據(jù)存儲(chǔ)。FPGA與DSP共用兩片SDRAM，當(dāng)其中一片SDRAM存儲(chǔ)完成一張完整紙幣數(shù)據(jù)時(shí)，F(xiàn)PGA轉(zhuǎn)向?qū)α硪黄琒DRAM進(jìn)行存儲(chǔ)，并將其控制權(quán)轉(zhuǎn)交給DSP以進(jìn)行后期圖像處理工作，依次循環(huán)操作，充分體現(xiàn)系統(tǒng)高速性。

關(guān)鍵詞 FPGA 紙幣數(shù)據(jù) 采集系統(tǒng)

中圖分類號(hào)：TP391.41 文獻(xiàn)標(biāo)識(shí)碼：A

1概述

隨著當(dāng)今科學(xué)技術(shù)的迅猛發(fā)展，數(shù)字圖像處理技術(shù)正在各個(gè)行業(yè)得到廣泛的應(yīng)用，而FPGA技術(shù)的不斷成熟改變了通常采用并行計(jì)算機(jī)或數(shù)字信號(hào)處理器（DSP）、專用集成電路（ASIC）等作為嵌入式處理器的慣例?？删幊踢壿嬈骷‵PGA）憑借其較低的開發(fā)成本、較高的并行處理速度、較大的靈活性及其較短的開發(fā)周期等特點(diǎn)，在圖像處理系統(tǒng)中有獨(dú)特的優(yōu)勢。

2系統(tǒng)設(shè)計(jì)模塊

本文基于某型號(hào)點(diǎn)鈔機(jī)作為實(shí)驗(yàn)平臺(tái)，提出了一種基于FPGA的圖像采集處理及DSP的圖像識(shí)別處理系統(tǒng)方案。作為協(xié)處理器的FPGA主要負(fù)責(zé)圖像采集與存儲(chǔ)、模塊通信、模塊控制等工作。具體是將CIS傳感器采集到的紙幣圖像數(shù)據(jù)通過AD模數(shù)轉(zhuǎn)換，最后將一張完整紙幣數(shù)據(jù)存儲(chǔ)到SDRAM中，便于后期DSP進(jìn)行圖像處理以及利用USB將數(shù)據(jù)傳輸至PC上位機(jī)顯示，用于驗(yàn)證采集數(shù)據(jù)的正確性。

2.1 CIS圖像傳感器模塊

通過分析傳感器芯片資料中CIS的工作時(shí)序，進(jìn)行CIS傳感器驅(qū)動(dòng)電路的設(shè)計(jì)，傳感器光信號(hào)一旦檢測到紙幣的到來，F(xiàn)PGA便啟動(dòng)SI信號(hào)，從SI信號(hào)上升沿出現(xiàn)后的第64個(gè)時(shí)鐘周期起，在每個(gè)時(shí)鐘的上升沿依次產(chǎn)生像素值并采集一行數(shù)據(jù)，直到行啟動(dòng)脈沖再一次啟動(dòng)時(shí)，下一行的采集重新開始。

2.2 A/D轉(zhuǎn)換模塊

CIS傳感器輸出是模擬信號(hào)，而交給處理器處理的必須是數(shù)字信號(hào)，對(duì)信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換便是必須的工作，模數(shù)轉(zhuǎn)換器便是模擬信號(hào)和數(shù)字信號(hào)之間溝通的橋梁，其主要工作就是將CIS輸出的模擬信號(hào)轉(zhuǎn)化為指定精度的數(shù)字信號(hào)并傳輸給處理器。

2.3 FPGA控制模塊

FPGA負(fù)責(zé)提供時(shí)鐘分配信號(hào)、CIS控制信號(hào)、光源選擇器SCT2007的驅(qū)動(dòng)信號(hào)、A/D轉(zhuǎn)換器的控制信號(hào)、SDRAM讀寫控制信號(hào)、SRAM緩存控制、USB數(shù)據(jù)傳輸控制、串口接口控制等。

3紙幣采集系統(tǒng)實(shí)現(xiàn)

數(shù)據(jù)在開始采集前需要63個(gè)時(shí)鐘周期的準(zhǔn)備時(shí)間，代碼的仿真波形如圖1，圖中cis_cnt計(jì)數(shù)用來控制SI信號(hào)之后的第64個(gè)時(shí)鐘周期開始數(shù)據(jù)的采集。

當(dāng)64個(gè)時(shí)鐘周期等待完成，便開始三通道數(shù)據(jù)采集，采集數(shù)據(jù)的仿真波形圖如圖2：

其中cis_8m為時(shí)鐘生成模塊產(chǎn)生的8M CIS采集頻率，cis_si為行啟動(dòng)信號(hào)，當(dāng)CIS的啟動(dòng)信號(hào)start有效時(shí)，SI脈沖出現(xiàn)，保持一個(gè)時(shí)鐘周期，直到下一行數(shù)據(jù)出現(xiàn)前63個(gè)周期SI脈沖再次出現(xiàn)。SI 出現(xiàn)后的29個(gè)時(shí)鐘周期，led_en信號(hào)有效，在led_en有效之后的34個(gè)周期，對(duì)要采集的數(shù)據(jù)來說，是在SI有效后的第64個(gè)周期，三通道數(shù)據(jù)才開始采集。如圖所示buf1/2/3datain[15：0]三個(gè)信號(hào)分別為432、432、576個(gè)數(shù)據(jù)的并行采集。其中cis_cnt為中間信號(hào)，用于計(jì)數(shù)控制時(shí)鐘周期個(gè)數(shù)，從而控制clrcnt、led_en脈沖的形成。led_en信號(hào)在第576個(gè)數(shù)據(jù)采集完成后被拉低，等待下一行數(shù)據(jù)采集前的34個(gè)周期，再被拉高，如此循環(huán)從而控制采集的數(shù)據(jù)在光源使能有效的情況下完成。

4總結(jié)

結(jié)合各方面綜合考慮，本課題運(yùn)用FPGA反應(yīng)時(shí)間在ns級(jí)的純邏輯控制方式，選擇采用FPGA控制、采集數(shù)據(jù)，DSP進(jìn)行圖像處理的架構(gòu)，完成點(diǎn)鈔機(jī)系統(tǒng)的硬件平臺(tái)設(shè)計(jì)和軟件實(shí)現(xiàn)。通過系統(tǒng)軟件完成紙幣的數(shù)據(jù)采集、A/D轉(zhuǎn)換、紙幣數(shù)據(jù)的緩存、片外sdram存儲(chǔ)器控制、數(shù)據(jù)傳輸、時(shí)鐘生成等各種功能。

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