趙靜青海師范大學(xué)物理與電子信息工程學(xué)院

基于EDA技術(shù)的八位全減器

趙靜
青海師范大學(xué)物理與電子信息工程學(xué)院

EDA（Electronic Design Automation）代表了當(dāng)今電子設(shè)計(jì)技巧的最新發(fā)展方向，利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)端設(shè)計(jì)電子系統(tǒng)，大批工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的全部過(guò)程在計(jì)算機(jī)上主動(dòng)處理完成。如今，使用EDA技術(shù)可以使當(dāng)今許多數(shù)字電路設(shè)計(jì)以相對(duì)傳統(tǒng)方式更方便高效的方式進(jìn)行。本文通過(guò)EDA技術(shù)設(shè)計(jì)一個(gè)八位全減器，充分體現(xiàn)了EDA技術(shù)的優(yōu)勢(shì)。

EDA；VHDL；八位全減器

1.EDA技術(shù)概述

EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，EDA技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，它提供了基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)方法。EDA技術(shù)的發(fā)展和推廣應(yīng)用極大地推動(dòng)了電子工業(yè)的發(fā)展。隨著EDA技術(shù)的發(fā)展，硬件電子電路的設(shè)計(jì)幾乎全部可以依靠計(jì)算機(jī)來(lái)完成，這樣就大大縮短了硬件電子電路設(shè)計(jì)的周期，從而使制造商可以迅速開(kāi)發(fā)出品種多、批量小的產(chǎn)品，以滿足市場(chǎng)的需求。設(shè)計(jì)者在EDA軟件平臺(tái)上，用原理圖繪制工具或硬件描述語(yǔ)言完成設(shè)計(jì)文件，也可以兩者并用，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。

圖1 一位全減器原理圖

圖2 八位全減器原理圖

圖3 仿真結(jié)果

2.基于EDA技術(shù)八位全減器設(shè)計(jì)思路

該八位全減器設(shè)計(jì)思路為使用EDA軟件，以VHDL描述制作一位半減器，然后通過(guò)元件打包的方式制作一位全減器，進(jìn)一步組裝為八位全減器。這種設(shè)計(jì)思路原理容易理解，分層設(shè)計(jì)的方式也很好體現(xiàn)了EDA技術(shù)的優(yōu)勢(shì)。

3.原理描述

3.1 一位半減器VHDL描述：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;--庫(kù)函數(shù)調(diào)用

ENTITY h_subtractor IS--實(shí)體描述

PORT（a,b：IN STD_LOGIC;

sub,bor：OUT STD_LOGIC）;--端口定義

END;

ARCHITECTURE behave OF h_subtractor IS--結(jié)構(gòu)體描述

BEGIN

PROCESS（a,b）--進(jìn)程描述

BEGIN

sub＜=a XOR b;bor＜=（NOT a）AND b;--仿照邏輯電路全減器的半減器描述

END PROCESS;

END behave;

3.2 一位全減器原理圖描述：（見(jiàn)圖1）。

八位全減器原理圖描述：（見(jiàn)圖2）。

仿真結(jié)果：（見(jiàn)圖3）。

4.總結(jié)

通過(guò)EDA技術(shù)設(shè)計(jì)八位全減器，我們可以看出，使用EDA技術(shù)進(jìn)行數(shù)字電路設(shè)計(jì)，具有快捷、方便、靈活等特征。雖然IP核等EDA先進(jìn)技術(shù)在本次設(shè)計(jì)中并沒(méi)有體現(xiàn)，但即使在較為基本的數(shù)字電路設(shè)計(jì)，EDA技術(shù)仍不失為一種易學(xué)易用的選擇。

[1]王振紅.VHDL數(shù)子電路設(shè)計(jì)與應(yīng)用實(shí)踐教程.北京：機(jī)械工業(yè)出版社，2003

[2]齊洪喜，陸穎.VHDL電路設(shè)計(jì)實(shí)用教程.北京：清華大學(xué)出版社，2004

[3]潘松，黃繼業(yè)，潘明.EDA技術(shù)實(shí)用教程-----Verilog HDL版（第4版）.北京：科學(xué)出版社，2010

[4]黃正謹(jǐn)，徐堅(jiān)等.CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門.北京：電子工業(yè)出版社，2002.

趙靜（1994-），女，漢族，河南南陽(yáng)人，2014屆本科生，研究方向：EDA。