陳佳成，李 哲

(西安郵電大學(xué) 電子工程學(xué)院，陜西 西安 710061)

?

一種自適應(yīng)時鐘恢復(fù)方法

陳佳成，李 哲

(西安郵電大學(xué) 電子工程學(xué)院，陜西 西安 710061)

針對高速傳輸系統(tǒng)的接收端芯片去開銷后的低功耗時鐘產(chǎn)生問題，此部分電路最合適的工作時鐘應(yīng)為與有效數(shù)據(jù)速率相等的時鐘頻率，文中提出一種產(chǎn)生此時鐘的方法。通過虛擬一個數(shù)據(jù)緩沖，以其緩沖的數(shù)據(jù)量的變化量作為頻率偏差的標(biāo)志，并以此為基礎(chǔ)通過壓控晶體振蕩器對時鐘進(jìn)行調(diào)整。通過仿真證實(shí)，這種方法能實(shí)現(xiàn)時鐘的調(diào)整，并能使前后時鐘之間的真實(shí)數(shù)據(jù)緩沖區(qū)處于最安全的數(shù)據(jù)存量狀態(tài)。

時鐘恢復(fù)；VCXO；時鐘同步；異步FIFO

在通信領(lǐng)域，尤其是高速傳輸系統(tǒng)中，為了傳輸?shù)目煽啃院鸵子眯?，會在真正有效?shù)據(jù)之外增加幀信息、校驗信息、糾錯碼等信息[1]。

鏈路信息被接收端芯片采集后，會根據(jù)幀結(jié)構(gòu)、編碼的方式、糾錯方式等得到有用的信息。對于高速傳輸系統(tǒng)而言，接收信號處理邏輯電路復(fù)雜度高、工作頻率高，對應(yīng)的設(shè)計難度和功耗也均較高[2-3]。

若一種傳輸方式的編碼開銷較大，去開銷后的數(shù)據(jù)處理邏輯就無需工作在接收信號處理邏輯要求的快時鐘下[4-5]。

圖1 接收時鐘與后處理時鐘劃分

如圖1所示，若接收信號處理邏輯需要工作在500 MHz的時鐘頻率下，而傳輸鏈路中的用戶有效數(shù)據(jù)占比80%，則去開銷后的數(shù)據(jù)處理電路只需工作在400 MHz的時鐘頻率下。這種時鐘模式就能有效減小后續(xù)電路的設(shè)計難度，并能一定程度上控制功耗。

通常，由于發(fā)送端與接收端的時鐘偏差[6]、解碼處插刪值等的原因，有效數(shù)據(jù)流量與接收信號處理邏輯部分的時鐘頻率是有一個較為固定的比例，在此比例上根據(jù)數(shù)據(jù)流量和收發(fā)兩端時鐘頻率差別，存在微小的偏差[7]。若使圖1右側(cè)慢時鐘工作在固定頻率，時鐘誤差經(jīng)時間積累，便會導(dǎo)致數(shù)據(jù)緩沖區(qū)溢出，數(shù)據(jù)斷流，對傳輸系統(tǒng)造成較大影響。為產(chǎn)生圖1右側(cè)的慢時鐘且數(shù)據(jù)緩沖區(qū)不溢出，特做此設(shè)計。

1 時鐘調(diào)整原理

通常，直接將數(shù)據(jù)FIFO的寫使能信號分頻后輸出，分頻器的分頻系數(shù)可配置，再由片外PLL將其倍頻為讀數(shù)據(jù)速率，用以作為FIFO的讀時鐘。在數(shù)據(jù)流較穩(wěn)定的場景下，這種方法最為精確。但若寫使能不規(guī)律，有一些突發(fā)的較大波動，則就會產(chǎn)生PLL失鎖的可能[8]，PLL一旦失鎖，讀時鐘將會一段時間內(nèi)偏離數(shù)據(jù)速率，可能導(dǎo)致FIFO溢出，會使得數(shù)據(jù)斷流。若PLL輸出頻率過高，其輸出又供給FIFO之后的電路作為時鐘，這可能使得后續(xù)電路的時序不滿足，輸出錯誤數(shù)據(jù)或不定態(tài)，造成嚴(yán)重后果。

不同于寫使能分頻倍頻的方法，本文描述的方法基本原理是通過統(tǒng)計一段時間內(nèi)的數(shù)據(jù)流量與其變化情況，調(diào)整數(shù)據(jù)緩沖區(qū)的讀取時鐘速率。

在通信用芯片內(nèi)，數(shù)據(jù)緩沖區(qū)的一般結(jié)構(gòu)是一個異步FIFO(First Input First Output，先入先出隊列)[9]，數(shù)據(jù)緩沖區(qū)緩沖的數(shù)據(jù)量，即FIFO水位，可認(rèn)為是初始值加上一段時間內(nèi)寫入的數(shù)據(jù)量，再減去這段時間內(nèi)讀出的數(shù)據(jù)量，可反映出一段時間內(nèi)數(shù)據(jù)流的變化情況。若一段時間內(nèi)因傳輸鏈路收發(fā)兩端時鐘偏移引起寫入數(shù)據(jù)增多，則FIFO緩沖的數(shù)據(jù)量會增加，又因FIFO有容量限制，經(jīng)過時間的積累后，就會發(fā)生溢出。所以，此時需要調(diào)整FIFO讀時鐘和后續(xù)處理邏輯的時鐘頻率，使其跟上數(shù)據(jù)流的速率。相反地若FIFO緩沖的數(shù)據(jù)量減小，則要調(diào)整FIFO讀時鐘和后續(xù)處理邏輯的時鐘頻率，使其減小以保證FIFO不會讀空。

產(chǎn)生并調(diào)整FIFO讀時鐘的功能可由VCXO(Voltage Controlled X’tal(crystal) Oscillator，電壓控制晶體振蕩器)[10]來實(shí)現(xiàn)。

2 時鐘調(diào)整方法

設(shè)計圖2所示。為動態(tài)調(diào)整讀取時鐘速率，使用VCXO輸出時鐘來作為數(shù)據(jù)緩存FIFO的讀取時鐘。獨(dú)立于數(shù)據(jù)流經(jīng)過的異步數(shù)據(jù)緩存，這部分電路構(gòu)造了一個控制緩存，該FIFO只有控制邏輯，沒有數(shù)據(jù)存儲。

統(tǒng)計一段時間的寫使能個數(shù)，根據(jù)控制FIFO的水位波動情況，對寫統(tǒng)計的個數(shù)進(jìn)行微調(diào)，再將其平均分布在這一統(tǒng)計周期內(nèi)，再將平均分布的寫使能提供給控制FIFO，控制FIFO的讀取連續(xù)。根據(jù)控制FIFO的水位控制片外的VCXO，VCXO的時鐘輸出作為這兩個FIFO讀時鐘與后續(xù)電路的工作時鐘。

圖2 時鐘恢復(fù)結(jié)構(gòu)

圖2中，統(tǒng)計M個時鐘的寫使能個數(shù)N，再根據(jù)FIFO水位微調(diào)N的值，若數(shù)據(jù)FIFO一段時間內(nèi)水位增加較快，則在此期間將每個統(tǒng)計到的寫使能數(shù)量 增加一個調(diào)整值，使得控制FIFO水位增加得稍快，這就拉動片外VCXO，使得FIFO讀時鐘變快，一段時間后，便會使兩個FIFO水位下降。得到平衡FIFO水位、跟蹤寫入速率的效果，增加調(diào)整值能增快這一過程。

寫使能統(tǒng)計周期M，初始寫使能數(shù)N可配置。系統(tǒng)啟動完成后，每M周期更新一次寫使能統(tǒng)計值。

如若數(shù)據(jù)FIFO已穩(wěn)定，水位變化較小，且處于高水位狀態(tài)，為保護(hù)數(shù)據(jù)，需將數(shù)據(jù)FIFO水位拉低到中間，則增加N的值，使得控制FIFO水位升高，對應(yīng)的VCXO輸出時鐘變快，會同時拉低數(shù)據(jù)FIFO和控制FIFO水位，當(dāng)數(shù)據(jù)FIFO處于中間水位附近時，取消 值的調(diào)整。

2.1 平滑過程

圖3 平滑過程

復(fù)位后，輸出為“0”。開始工作后，在每個時鐘沿處判斷計數(shù)器加統(tǒng)計到的使能數(shù) 是否大于寫使能的統(tǒng)計周期M，若大于等于，則使得輸出置為“1”，并使得計數(shù)器加上統(tǒng)計值 減去統(tǒng)計周期M；若小于統(tǒng)計周期，則使得輸出置為“0”。這樣就完成了將不均勻的寫使能信號平均分布到統(tǒng)計周期內(nèi)。

2.2 調(diào)整過程

時鐘恢復(fù)部分分為捕獲和跟蹤兩個階段。

捕獲階段：不受數(shù)據(jù)FIFO的影響，只根據(jù)控制FIFO進(jìn)行調(diào)整，調(diào)整方法為：每一定時間長度的周期觀察控制FIFO水位，然后根據(jù)當(dāng)前水位與上次觀察的水位差判斷此時時鐘是否穩(wěn)定，判斷方法為與可配置的鎖定、失鎖門限比較。當(dāng)兩次水位差大于失鎖門限時，認(rèn)為此時時鐘距離目標(biāo)時鐘差距較遠(yuǎn)，環(huán)路失鎖。失鎖狀態(tài)下，為加快該捕獲過程，在N/M寫使能統(tǒng)計值N的基礎(chǔ)上增加(或減少)一個可配置的失鎖調(diào)整量，這就相當(dāng)于在M周期內(nèi)將控制FIFO水位增加(或減小)了一個跳變量。直到兩次觀察的控制FIFO水位差小于失鎖門限，停止該調(diào)整過程。

捕獲階段的調(diào)整過程結(jié)束后，停止對統(tǒng)計值N做調(diào)整，片外VCXO會繼續(xù)根據(jù)控制FIFO水位調(diào)整讀時鐘，直到控制FIFO兩次觀察的水位差小于鎖定門限，可認(rèn)為FIFO的讀側(cè)時鐘與數(shù)據(jù)流速率接近，進(jìn)入跟蹤階段。

跟蹤階段：此時FIFO的讀時鐘已處于較為穩(wěn)定的狀態(tài)，可認(rèn)為讀取速率與數(shù)據(jù)速率相當(dāng)。但由于前面的調(diào)整過程、片外VCXO的頻率偏移可能導(dǎo)致數(shù)據(jù)FIFO水位處于較高或較低的位置，對于突發(fā)的數(shù)據(jù)流變化，可能導(dǎo)致FIFO溢出，造成數(shù)據(jù)損失。

為防止突發(fā)數(shù)據(jù)流帶來的數(shù)據(jù)丟失，就需要將數(shù)據(jù)FIFO的水位向中間位置調(diào)整，能最大限度地防止突發(fā)數(shù)據(jù)流的影響?；谕ㄟ^調(diào)整控制FIFO的寫入數(shù)據(jù)量進(jìn)而調(diào)整VCXO頻點(diǎn)的方法，具體調(diào)整方法為：對數(shù)據(jù)FIFO設(shè)定中間水位附近的安全高低門限值，以表示在這一區(qū)間內(nèi)，數(shù)據(jù)流最為安全，突發(fā)的數(shù)據(jù)傳輸對其的沖擊最小，產(chǎn)生溢出的可能性頁最小。因數(shù)據(jù)FIFO時刻在寫入讀出操作，數(shù)據(jù)FIFO水位是有波動的，用一段時間的平均水位作為數(shù)據(jù)FIFO調(diào)整的基準(zhǔn)更為妥當(dāng)。依據(jù)可配置的平均水位計算周期寄存器，以2的平均水位計算周期次方作為計算周期，在該計算周期內(nèi)每個時鐘，對數(shù)據(jù)FIFO水位進(jìn)行加和，當(dāng)計算周期結(jié)束后，再直接截取相應(yīng)的高位，便可得到這一段時間的數(shù)據(jù)FIFO平均水位。

若數(shù)據(jù)FIFO平均水位大于數(shù)據(jù)FIFO的安全高門限值，需要將其向下調(diào)整。在統(tǒng)計值N的基礎(chǔ)上增加一個跟蹤階段調(diào)整量，相當(dāng)于在M周期內(nèi)將控制FIFO寫入數(shù)據(jù)量多了跟蹤調(diào)整量個數(shù)據(jù)，而數(shù)據(jù)FIFO的寫數(shù)據(jù)并未增加。這樣，通過調(diào)整控制FIFO水位，調(diào)整片外VCXO，使得讀時鐘的頻率上升，進(jìn)而使數(shù)據(jù)FIFO的水位下降，當(dāng)數(shù)據(jù)FIFO水位降低到安全門限內(nèi)時，就停止這一調(diào)整過程。

當(dāng)數(shù)據(jù)FIFO的平均水位低于安全低門限時，過程相似，在統(tǒng)計N值的基礎(chǔ)上減去一個調(diào)跟蹤調(diào)整量，這樣會使得控制FIFO水位下降，拉低片外VCXO的頻點(diǎn)，使數(shù)據(jù)FIFO讀時鐘變慢，而寫時鐘不變，則會將數(shù)據(jù)FIFO的水位向上拉動。

通過以上調(diào)整過程，會使得兩個FIFO的讀側(cè)時鐘達(dá)到與數(shù)據(jù)流相匹配的速率，并使真正存儲信息的數(shù)據(jù)FIFO水位達(dá)到較為安全的區(qū)間內(nèi)。

3 仿真與驗證

對以上設(shè)計，使用Simulink進(jìn)行建模，為縮短仿真時間并能在圖上看出水位變化情況，對VCXO的牽引范圍作了一定的放大。仿真中寫時鐘505 Mbit·s-1，表示FIFO的寫數(shù)據(jù)流量是505 M/s，VCXO的基準(zhǔn)頻率為500 MHz，牽引能力5 MHz/V，設(shè)定數(shù)據(jù)FIFO安全水位為1 800～1 900之間。

圖4 不進(jìn)行調(diào)整

如圖4所示，若直接由數(shù)據(jù)FIFO水位控制VCXO產(chǎn)生讀時鐘的數(shù)據(jù)FIFO水位變化情況。圖5和圖6表示包含本文調(diào)整過程的控制FIFO、數(shù)據(jù)FIFO水位變化情況。

圖5 調(diào)整的控制FIFO水位

圖6 調(diào)整的數(shù)據(jù)FIFO水位

圖5相對于圖4，最終穩(wěn)定點(diǎn)均在水位1 400附近，圖4中在0.001～0.0043 s之間，就是在通過調(diào)整控制FIFO水位，進(jìn)而調(diào)整VCXO的輸出頻點(diǎn)，以達(dá)到將數(shù)據(jù)FIFO水位調(diào)整到安全區(qū)間內(nèi)的過程。圖6可看出，在此期間數(shù)據(jù)FIFO水位緩慢向安全水位區(qū)間爬升。并在此調(diào)整過程中，數(shù)據(jù)能正常通過該系統(tǒng)。

4 結(jié)束語

仿真結(jié)果表明，該方法能通過調(diào)整控制FIFO的寫使能增減，有效調(diào)整數(shù)據(jù)FIFO的讀時鐘頻率，并能將FIFO中緩沖數(shù)據(jù)量控制在較安全的范圍內(nèi)，有效防止[9] 王玉彬.電機(jī)調(diào)速及節(jié)能技術(shù)[M].北京:中國電力出版社,2008.

[10] 曹暉,羅峰,周盼,等.永磁同步電機(jī)最大轉(zhuǎn)矩電流比控制的仿真研究[J].微電機(jī),2015,48(6):55-59.

[11] Lenke R U,De Donker R W,Mu-Shin K,et al.Field weakening control of interior permanent machine using improved current interpolation technique[C].Grace:37th IEEE Power Electronics Specialists Conference,2006.

[12] 湯蘊(yùn)璆,劉慧娟,張威.電機(jī)學(xué)與電力拖動基礎(chǔ)[M].北京:國防工業(yè)出版社,2007.

[13] 徐飛,史黎明,李耀華.單變頻器驅(qū)動非耦合兩異步電機(jī)加權(quán)矢量控制[J].中國電機(jī)工程學(xué)報,2013,33(12):131-137.

[14] 李曉竹,馬路,劉艷麗.基于VB設(shè)計的感應(yīng)電機(jī)型式試驗系統(tǒng)[J].電子技術(shù),2013(1):24-26.

[15] 李唯.VB程序設(shè)計[M].北京:冶金工業(yè)出版社,2013.

[16] 李紅.能量回饋型測功機(jī)的研究[D].太原:中北大學(xué),2011.

A Self-Adaption Clock Recovery Method

CHEN Jiacheng，LI Zhe

(Electronic Engineering, Xi’an University of Posts and Telecommunications, Xi’an 710061, China)

In the high speed transmission system, the information in the transmission is composed of the data, the header information, the check information, etc. The the best clock for the circuit after decoding operation should be the real user data rate. This paper presents a method to recover the clock by using a fictitious FIFO and treat this FIFO’s effective data quantity as the Frequency offset between the two clocks.Thus,we chen recover the clock. Simulation results show that this method can achieve the clock adjustment, and can make the real data buffer between the front and back circuit in the most safe data storage.

clock recovery; VCXO; clock synchronization; asynchronous FIFO

2016- 01- 15

陳佳成(1990-)，男，碩士研究生。研究方向：電子與通信工程。李哲(1963-)，男，教授。研究方向：計算機(jī)應(yīng)用及嵌入式系統(tǒng)。

10.16180/j.cnki.issn1007-7820.2016.11.013

TN

A