張志偉，靳　鴻，穆蔚然，李祖博

(中北大學(xué) a. 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室；b. 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，　太原 030051)

?

·數(shù)據(jù)處理·

基于千兆以太網(wǎng)的機(jī)載雷達(dá)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

張志偉a，b，靳鴻a，b，穆蔚然a，b，李祖博a，b

(中北大學(xué) a. 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室；b. 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原 030051)

針對(duì)高速機(jī)載雷達(dá)數(shù)據(jù)傳輸?shù)膶?shí)際需求，設(shè)計(jì)了一種基于千兆以太網(wǎng)的高速機(jī)載雷達(dá)數(shù)據(jù)采集系統(tǒng)。系統(tǒng)以現(xiàn)場(chǎng)可編程門陣列(FPGA)為控制中心，采用FPGA內(nèi)部的兩片高速FIFO實(shí)現(xiàn)對(duì)高速雷達(dá)數(shù)據(jù)無(wú)縫緩存與傳輸。同時(shí)，采用FPGA內(nèi)部的千兆以太網(wǎng)MAC控制器將FIFO中的數(shù)據(jù)讀取及處理，最終，通過(guò)RJ-45接口將數(shù)據(jù)上傳到上位機(jī)。地面測(cè)試結(jié)果表明：系統(tǒng)能夠?qū)鬏斔俾蕿?60 Mb/s高速串行雷達(dá)數(shù)據(jù)進(jìn)行采集，并上傳到上位機(jī)，驗(yàn)證了基于千兆以太網(wǎng)的高速機(jī)載雷達(dá)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的可靠性與穩(wěn)定性。

千兆以太網(wǎng)；數(shù)據(jù)采集；雷達(dá)數(shù)據(jù)；現(xiàn)場(chǎng)可編程門陣列

0　引　言

機(jī)載雷達(dá)能夠準(zhǔn)確地探測(cè)目標(biāo)的距離、速度、方向等狀態(tài)參數(shù)，在獲得空中態(tài)勢(shì)和機(jī)載火控攻擊中起著重要的作用。隨著機(jī)載雷達(dá)技術(shù)與復(fù)雜度的大幅度提高，對(duì)采集數(shù)據(jù)量的需求越來(lái)越高。低電壓差分信號(hào)(LVDS)因其具有低電壓、低噪聲、低電磁干擾、高傳輸能力等特點(diǎn)，被廣泛應(yīng)用于高速采集數(shù)據(jù)[1-4]的傳輸中。計(jì)算機(jī)通用的外部接口有RS232、USB2.0及以太網(wǎng)接口等。其中，串口在實(shí)現(xiàn)高速LVDS數(shù)據(jù)傳輸具有局限性；USB2.0的傳輸速度相對(duì)比較快，但其最高傳輸速率為480 Mb/s[5-6]。相對(duì)于串口以及USB2.0，千兆以太網(wǎng)在數(shù)據(jù)傳輸速率上具有明顯的優(yōu)勢(shì)，其最高傳輸速率可達(dá)1 Gb/s，能夠滿足對(duì)高速數(shù)據(jù)的傳輸需求。本文利用千兆以太網(wǎng)傳輸速率快以及穩(wěn)定可靠性高的特點(diǎn)，設(shè)計(jì)了一種基于千兆以太網(wǎng)的機(jī)載雷達(dá)數(shù)據(jù)采集系統(tǒng)，用來(lái)采集高速串行雷達(dá)數(shù)據(jù)，最后以千兆以太網(wǎng)的傳輸速率傳輸?shù)缴衔粰C(jī)。

1　系統(tǒng)總體方案設(shè)計(jì)

采集系統(tǒng)完成雷達(dá)數(shù)據(jù)的實(shí)時(shí)接收、FIFO緩存、數(shù)據(jù)上傳等功能。首先，LVDS解串器將發(fā)送端傳送的18位LVDS串行數(shù)據(jù)轉(zhuǎn)換為并行的18位并行數(shù)據(jù)(其中，低16位為有效數(shù)據(jù)，高兩位為標(biāo)識(shí)位)；然后，采用FPGA內(nèi)部的兩片高速FIFO構(gòu)成乒乓機(jī)制，對(duì)解串器轉(zhuǎn)換輸出的并行數(shù)據(jù)進(jìn)行無(wú)縫緩存與傳輸，并采用FPGA內(nèi)部的千兆以太網(wǎng)MAC控制器[7]讀取FIFO中的數(shù)據(jù)；最后，通過(guò)RJ-45接口將數(shù)據(jù)上傳到上位機(jī)。為避免接地環(huán)路造成對(duì)系統(tǒng)通信的影響，采用四片數(shù)字隔離芯片ADUM3440對(duì)解串器輸出的16位有效并行數(shù)據(jù)進(jìn)行隔離后再進(jìn)入FPGA，保證LVDS信號(hào)穩(wěn)定地傳輸。系統(tǒng)接口設(shè)計(jì)如圖1所示。

2　接口設(shè)計(jì)

2.1輸入接口設(shè)計(jì)

機(jī)載雷達(dá)數(shù)據(jù)的發(fā)送端采用18位LVDS串行器MAX9247，輸入時(shí)鐘為20 MHz，串化后的LVDS信號(hào)的傳輸速率為360 Mb/s，通過(guò)雙絞線進(jìn)入本采集系統(tǒng)。為了保證數(shù)據(jù)的正確接收和準(zhǔn)確轉(zhuǎn)換，系統(tǒng)的接口芯片選用了與發(fā)送端LVDS串行器匹配使用的18位LVDS解串器MAX9250[8]，MAX9250采用與MAX9247相同的20 MHz輸入?yún)⒖紩r(shí)鐘。串行器MAX9247和解串器MAX9250工作的系統(tǒng)時(shí)鐘頻率要求為2.5MHz～42MHz，芯片間的數(shù)據(jù)傳輸速率為50 Mb/s～840 Mb/s，滿足了傳輸速率為360 Mb/s的串行雷達(dá)數(shù)據(jù)進(jìn)行采集的要求。本系統(tǒng)以數(shù)據(jù)包的格式上傳LVDS數(shù)據(jù)，1包數(shù)據(jù)的容量為1 KB，格式為：512×16位。LVDS接口硬件電路如圖2所示。

圖2　LVDS接口硬件電路圖

2.2輸出接口設(shè)計(jì)

系統(tǒng)中千兆以太網(wǎng)MAC控制器由基板控制器FPGA實(shí)現(xiàn)，物理層芯片選用了目前常用的88E1111[9]。88E1111是Marvell公司生產(chǎn)的一款千兆以太網(wǎng)收發(fā)器，支持10 Mb/s、100 Mb/s、1 000 Mb/s的數(shù)據(jù)傳輸速率，同時(shí)支持GMII、RGMII、MII等多種接口，而且具有先進(jìn)的混合信號(hào)處理能力，可以自行完成自適應(yīng)均衡同時(shí)消除傳輸信號(hào)的反射和串?dāng)_。電路設(shè)計(jì)采用GMII接口方式將PHY與FPGA的千兆以太網(wǎng)MAC控制器進(jìn)行連接，實(shí)現(xiàn)數(shù)據(jù)以千兆以太網(wǎng)的形式進(jìn)行傳輸。連接方式如圖3所示。

圖3　FPGA與88E1111的GMII接口連接圖

圖3中，千兆以太網(wǎng)MAC控制器的發(fā)送時(shí)鐘GTX_CLK和PHY的接收時(shí)鐘TX_CLK的時(shí)鐘頻率都為125 MHz；GM_TX_EN表示數(shù)據(jù)發(fā)送使能信號(hào)，高電平有效；GM_TX_D[7:0]表示8位發(fā)送數(shù)據(jù)；GM_TX_ERR是發(fā)送錯(cuò)誤指示信號(hào)。當(dāng)GM_TX_EN為高電平時(shí)，錯(cuò)誤指示信號(hào)TX_ERR和8位數(shù)據(jù)信號(hào)GM_TX_D[7:0]在時(shí)鐘信號(hào)GTX_CLK的驅(qū)動(dòng)下同時(shí)被編碼發(fā)送至PHY。

3　FPGA控制設(shè)計(jì)

本系統(tǒng)中，F(xiàn)PGA邏輯控制芯片選用Altera公司 CycloneⅢ EP3C16E144C7。其內(nèi)部具有一個(gè)完整的千兆以太網(wǎng)MAC硬核，該硬核兼容IEEE802.3標(biāo)準(zhǔn)，支持半雙工和全雙工的10/100/1 000 Mb/s以太網(wǎng)MAC，支持媒體獨(dú)立接口(MII)、千兆位媒體獨(dú)立接口(GMII)以及簡(jiǎn)化的千兆位媒體獨(dú)立接口(RGMII)與以太網(wǎng)PHY設(shè)備無(wú)縫連接等，能夠滿足系統(tǒng)設(shè)計(jì)需求。FPGA內(nèi)部邏輯結(jié)構(gòu)如圖4所示。

圖4　FPGA內(nèi)部邏輯結(jié)構(gòu)圖

3.1FIFO緩存設(shè)計(jì)

如圖4所示，系統(tǒng)采用FPGA內(nèi)部的兩片高速FIFO實(shí)現(xiàn)對(duì)MAX9250輸出的16位LVDS并行數(shù)據(jù)無(wú)縫緩沖，由于1包數(shù)據(jù)的容量為1 KB，故設(shè)置FIFO的容量為512×16位，輸出為8位數(shù)據(jù)。兩片F(xiàn)IFO構(gòu)成了乒乓機(jī)制[7]，一片F(xiàn)IFO接收并行雷達(dá)數(shù)據(jù)，另一片F(xiàn)IFO發(fā)送并行雷達(dá)數(shù)據(jù)。由于本系統(tǒng)的MAX9250的時(shí)鐘輸入為20 MHz，為了保證采集到的數(shù)據(jù)正確與完整，本設(shè)計(jì)將MAX9250輸出的時(shí)鐘信號(hào)PCLKOUT作為FIFO的寫時(shí)鐘，將幀同步信號(hào)DEN作為FIFO的寫使能。系統(tǒng)上電后先對(duì)FIFO1和FIFO2進(jìn)行初始化處理，清空兩片F(xiàn)IFO中的數(shù)據(jù)，將第1包雷達(dá)數(shù)據(jù)選擇分配到FIFO1中；第2包雷達(dá)數(shù)據(jù)緩存到FIFO2，同時(shí)以125 MHz的時(shí)鐘讀取FIFO1中的第1包雷達(dá)數(shù)據(jù)，確保了其中一片F(xiàn)IFO寫滿后，另一片F(xiàn)IFO已經(jīng)讀空；第3包雷達(dá)數(shù)據(jù)再次緩存到FIFO1，同時(shí)以125 MHz的時(shí)鐘讀取FIFO2中的第2包雷達(dá)數(shù)據(jù)。FPGA的控制下重復(fù)上述過(guò)程，實(shí)現(xiàn)了并行雷達(dá)數(shù)據(jù)的無(wú)縫緩存和傳輸。

3.2千兆以太網(wǎng)通信設(shè)計(jì)

通過(guò)Altera FPGA開發(fā)平臺(tái)QuartusⅡ13.0調(diào)用EP3C16E144C7內(nèi)部的Triple-Speed Ethernet v13.0 IP核代替?zhèn)鹘y(tǒng)的千兆以太網(wǎng)MAC控制器芯片，不僅簡(jiǎn)化了外圍電路，提高了電路的穩(wěn)定性，而且增加了設(shè)計(jì)的靈活性，同時(shí)降低了開發(fā)成本；在當(dāng)前系統(tǒng)需求條件下，只需選擇10/100/1 000 Mb/s以太網(wǎng)IP核的MAC發(fā)送功能，即可實(shí)現(xiàn)GMII接口實(shí)現(xiàn)與以太網(wǎng)PHY設(shè)備的無(wú)縫接口，這種方式具有功能穩(wěn)定可靠、占用資源少、開發(fā)周期短等優(yōu)點(diǎn)，10/100/1 000 Mb/s以太網(wǎng)IP核接口的主要信號(hào)描述如表1所示。

表1　10/100/1 000 Mb/s以太網(wǎng)IP核接口的主要信號(hào)描述

采用點(diǎn)對(duì)點(diǎn)的基于網(wǎng)絡(luò)數(shù)據(jù)鏈路層進(jìn)行數(shù)據(jù)傳輸，千兆以太網(wǎng)MAC控制可接收的數(shù)據(jù)幀格式為：目的MAC地址(6字節(jié))+源MAC地址(6字節(jié))+數(shù)據(jù)包長(zhǎng)度(2字節(jié))+數(shù)據(jù)包(1KB)，每個(gè)數(shù)據(jù)包中數(shù)據(jù)為1 024 Byte，符合IEEE802.3E規(guī)定的每幀的載荷數(shù)據(jù)大小為46 Byte～1 500 Byte范圍內(nèi)。數(shù)據(jù)傳輸時(shí)，為了在每個(gè)需要采集的1 024 Byte數(shù)據(jù)前插入目的地址、源地址和數(shù)據(jù)包長(zhǎng)度，需要對(duì)FIFO進(jìn)行異步操作，在傳輸前，先把目的地址、源地址和數(shù)據(jù)包長(zhǎng)度傳輸出去；然后傳輸FIFO中緩存的數(shù)據(jù)，數(shù)據(jù)幀以125 MHz的時(shí)鐘發(fā)送給千兆以太網(wǎng)MAC控制器。FIFO和10/100/1 000 Mb/s以太網(wǎng)IP核之間的接口的實(shí)現(xiàn)采用簡(jiǎn)單的狀態(tài)機(jī)完成，狀態(tài)和條件說(shuō)明如表2所示，其狀態(tài)轉(zhuǎn)換圖如圖5所示。

表2　系統(tǒng)狀態(tài)機(jī)說(shuō)明

圖5　系統(tǒng)狀態(tài)轉(zhuǎn)換圖

設(shè)定發(fā)送數(shù)據(jù)時(shí)，源物理地址(即FPGA千兆以太網(wǎng)MAC控制器的地址)設(shè)定為010203040506，設(shè)定的目的地址為F0DEF180XXXX(此目標(biāo)地址為某臺(tái)機(jī)載計(jì)算機(jī)的物理地址)。為了能夠精確控制數(shù)據(jù)包的發(fā)送，程序通過(guò)數(shù)據(jù)計(jì)數(shù)器來(lái)控制物理地址和傳輸數(shù)據(jù)的寫入過(guò)程。系統(tǒng)初始上電后處于空閑狀態(tài)，此時(shí)計(jì)數(shù)值conut=0；當(dāng)其中一塊FIFO寫滿后，系統(tǒng)處于寫入數(shù)據(jù)幀中的目的地址、源地址和數(shù)據(jù)包長(zhǎng)度狀態(tài)，ff_tx_sop=1，直到ff_tx_rdy有效時(shí)，開始向千兆以太網(wǎng)MAC控制器寫入目的地址、源地址和數(shù)據(jù)包長(zhǎng)度，同時(shí)計(jì)數(shù)器開始計(jì)數(shù)；當(dāng)計(jì)數(shù)值count≤14時(shí)，表示正在向千兆以太網(wǎng)MAC控制器寫入目的地址、源地址和數(shù)據(jù)包長(zhǎng)度；當(dāng)計(jì)數(shù)值count=15時(shí)，表示一個(gè)數(shù)據(jù)幀傳輸開始，此時(shí)千兆以太網(wǎng)MAC控制器以125 MHz的時(shí)鐘開始讀取FIFO中的數(shù)據(jù)，并將FIFO中的數(shù)據(jù)寫入千兆以太網(wǎng)MAC控制器；當(dāng)計(jì)數(shù)值count=1 037(14+1 023)時(shí)，表示1個(gè)數(shù)據(jù)幀傳輸完成，ff_tx_eop=1，系統(tǒng)返回空閑狀態(tài)，等待另一FIFO寫滿。

4　系統(tǒng)測(cè)試結(jié)果

采用某機(jī)載雷達(dá)實(shí)物平臺(tái)對(duì)該采集系統(tǒng)進(jìn)行測(cè)試。設(shè)置成雷達(dá)每隔一定時(shí)間，循環(huán)發(fā)送頻率為360 Mb/s，幀頭為3C3C3C3C3C3C，從0001遞增的一串LVDS信號(hào)，采集系統(tǒng)對(duì)該信號(hào)進(jìn)行采集，實(shí)時(shí)上傳到上位機(jī)后，存儲(chǔ)在Samsung SSD 850 EVO存儲(chǔ)器中，同時(shí)生成以.dat為后綴的存儲(chǔ)文件。圖6為通過(guò)上位機(jī)軟件讀取該存儲(chǔ)文件后顯示的一段數(shù)據(jù)，讀取的數(shù)據(jù)無(wú)誤碼、無(wú)丟失，與雷達(dá)發(fā)送的數(shù)據(jù)完全一致，驗(yàn)證了該機(jī)載雷達(dá)數(shù)據(jù)采集系統(tǒng)的可靠性。

圖6　上位機(jī)軟件讀取的機(jī)載雷達(dá)數(shù)據(jù)

打開上位機(jī)的Windows任務(wù)管理器，選擇“聯(lián)網(wǎng)”，對(duì)采集系統(tǒng)的數(shù)據(jù)傳輸速率進(jìn)行了測(cè)試，測(cè)試結(jié)果如圖7所示。采集系統(tǒng)的最高傳輸速率為千兆以太網(wǎng)最高傳輸速率的55.78%，采集系統(tǒng)的平均傳輸速率ν1為

ν1=44.96%×1 Gb/s=482.28 b/s

(1)

經(jīng)過(guò)多次變換數(shù)據(jù)對(duì)采集系統(tǒng)重復(fù)測(cè)試，結(jié)果均達(dá)到了預(yù)期效果，驗(yàn)證了采集系統(tǒng)高速傳輸?shù)姆€(wěn)定性。

圖7　千兆以太網(wǎng)傳輸速率測(cè)試圖

5　結(jié)束語(yǔ)

文章描述了一種基于千兆以太網(wǎng)的機(jī)載雷達(dá)數(shù)據(jù)采集系統(tǒng)，實(shí)現(xiàn)了高速數(shù)據(jù)的采集與高速通用分發(fā)。系統(tǒng)以FPGA為中央控制器，采用FPGA內(nèi)部的兩片高速FIFO對(duì)解串器轉(zhuǎn)換輸出的并行雷達(dá)數(shù)據(jù)進(jìn)行無(wú)縫緩存與傳輸，采用FPGA內(nèi)部的千兆以太網(wǎng)控制器將FIFO中的數(shù)據(jù)讀取后按千兆以太網(wǎng)協(xié)議處理，最后穩(wěn)定地傳輸?shù)缴衔粰C(jī)。通過(guò)機(jī)載雷達(dá)實(shí)物平臺(tái)進(jìn)行測(cè)試，驗(yàn)證了本文描述采集系統(tǒng)的可靠性與穩(wěn)定性。

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張志偉男，1991年生，碩士研究生。研究方向?yàn)橹悄軆x器技術(shù)。

靳鴻女，1974年生，教授，碩士生導(dǎo)師。研究方向?yàn)閻毫迎h(huán)境下的動(dòng)態(tài)測(cè)試與智能儀器技術(shù)。

Design of Airborne Radar Data Acquisition System Based on Gigabit Ethernet

ZHANG Zhiweia,b，JIN Honga,b，MU Weirana,b，LI Zuboa,b

(a. National Key Laboratory for Electronic Measurement Technology;(b. Key Laboratory of Electronic Science & Dynamic Measurement of Ministry of Education,North University of China,Taiyuan 030051, China)

Aiming at the actual demand of high-speed airborne radar data transmission, the high-speed airborne radar data acquisition system based on Gigabit Ethernet was designed. The core of the system was field programmable gate array(FPGA), using two pieces of FPGA internal high-speed FIFO buffer ping-pong for high-speed radar data seamless caching and transmission, and using FPGA internal Gigabit Ethernet MAC controller to read and handle data in the FIFO. Finally, the data is uploaded to the host computer by the interfaces of RJ-45. Ground testing results show that the system realizes high-speed serial transmission rate of 360 Mb/s radar data collection, and uploads the data to the host computer, which verifies the reliability and stability of the high-speed airborne radar data acquisition system based on Gigabit Ethernet.

Gigabit Ethernet; data acquisition; radar data; field programmable gate array

10.16592/ j.cnki.1004-7859.2016.09.012

張志偉Email：zzw18234139510@163.com

2016-04-18

2016-06-19

TN952

A

1004-7859(2016)09-0057-04