王紅亮,劉 偉,何少恒,邸麗霞

(1.中北大學(xué) 電子測試技術(shù)重點(diǎn)實(shí)驗(yàn)室，太原 030051；2.北方自動控制技術(shù)研究所，太原 030006)

IIC總線和LVDS在高速數(shù)據(jù)傳輸接口電路中的應(yīng)用研究

王紅亮1,劉 偉1,何少恒1,邸麗霞2

(1.中北大學(xué) 電子測試技術(shù)重點(diǎn)實(shí)驗(yàn)室，太原 030051；2.北方自動控制技術(shù)研究所，太原 030006)

當(dāng)前在高速數(shù)據(jù)系統(tǒng)中，LVDS接口已被廣泛應(yīng)用，為實(shí)現(xiàn)同系列設(shè)備之間的智能識別、自動握手以及LVDS高速數(shù)據(jù)鏈路通信質(zhì)量的檢測，利用FPGA的IO電路結(jié)構(gòu)，設(shè)計一種模擬IIC總線協(xié)議電路，該IIC總線高效地實(shí)現(xiàn)設(shè)備之間的信息雙向傳遞；同時利用FPGA內(nèi)部豐富寄存器資源設(shè)計PRBS碼型電路來檢測LVDS接口芯片電路誤碼率;實(shí)際測試表明該多通道LVDS傳輸方式在2米長電纜連接能夠?qū)崿F(xiàn)數(shù)據(jù)的穩(wěn)定、低誤碼率傳輸，并且在時鐘頻率為100MHz時，數(shù)據(jù)傳輸速率高達(dá)4.68Gb/s。

IIC總線、PRBS編碼、LVDS信號

0 引言

隨著AD采樣率的提高，數(shù)字雷達(dá)接收機(jī)輸出的I/Q數(shù)據(jù)，不斷朝著高速化演變，如何實(shí)現(xiàn)高帶寬的數(shù)字基帶信號在接口電路中傳輸，成為業(yè)界亟待解決的難題[1]。LVDS是一種低振幅差分信號技術(shù)，它以幾百兆甚至千兆比特每秒的速率傳輸差分?jǐn)?shù)字信號；差分?jǐn)?shù)字信號抗干擾能力強(qiáng)，適合遠(yuǎn)距離傳輸，越來越多應(yīng)用于高速數(shù)字接口電路當(dāng)中[2]。設(shè)備之間數(shù)據(jù)信息通過philips公司推出的一種用于設(shè)備之間互連的雙向二線制同步串行總線--IIC總線(Inter-Integrated Circuit，集成電路總線)傳遞，只需要通過兩根電纜，設(shè)備之間就可以進(jìn)行信息傳輸。

由于FPGA并行處理數(shù)據(jù)能力強(qiáng)，選用48位并行的LVDS驅(qū)動芯片、LVDS解串芯片與FPGA相連；芯片內(nèi)部固化的串化、解串電路，把數(shù)據(jù)與時鐘串化為8路差分信號，速率為單端信號的7倍，從而實(shí)現(xiàn)差分信號在電纜中高速傳輸；同時利用FPGA的I/O電路結(jié)構(gòu)和內(nèi)部資源模擬IIC總線協(xié)議，實(shí)現(xiàn)了同IIC總線協(xié)議電路功能相同的雙向傳輸機(jī)制。

1 系統(tǒng)的總體構(gòu)成

如圖1所示傳輸系統(tǒng)主要包括AD采集設(shè)備、IQ數(shù)據(jù)傳輸設(shè)備，其工作原理：AD采樣芯片把模擬中頻信號轉(zhuǎn)換為數(shù)字信號；經(jīng)過本振電路數(shù)字下變頻，變換為數(shù)字基帶信號[3]，再由FGPA的FIR算法濾波之后，產(chǎn)生正交的I數(shù)據(jù)與Q數(shù)據(jù)；LVDS信號發(fā)送電路把I、Q數(shù)據(jù)與時鐘轉(zhuǎn)換為差分信號對，并通過LVDS電纜發(fā)送給I/Q數(shù)據(jù)傳輸板卡；I/Q數(shù)據(jù)傳輸板上接收芯片解串接收到的對應(yīng)差分信號對轉(zhuǎn)換為并行同步TTL或CMOS電平。FPGA通過IIC總線實(shí)現(xiàn)兩個設(shè)備間的數(shù)據(jù)通信，內(nèi)部FIFO可以對解析后的數(shù)據(jù)進(jìn)行緩存，并通過PCIe總線上傳至計算機(jī)進(jìn)行處理、分析。

2 IIC電路與LVDS電路設(shè)計

2.1 IIC總線硬件電路設(shè)計

IIC總線是一種用于IC器件之間連接的雙向二線制總線，優(yōu)點(diǎn)是占用空間小，多主控，方便靈活設(shè)計電路。該總線含有兩根信號線，一根為SDA(數(shù)據(jù)線)，一根為SCL(時鐘線)。任何時候時鐘信號都是由主控器件產(chǎn)生。IIC總線在傳送數(shù)據(jù)的過程中，主要有3種控制信號：起始信號，結(jié)束信號，應(yīng)答信號。為便于主、從設(shè)備互相控制，采用具有線與功能的集電極開路或者漏極開路的電路結(jié)構(gòu)。在電路設(shè)計中，集電極開路的總線上沒有高電平，所以要加入1k的上拉電阻，上拉電壓選用FPGA 的IO電平標(biāo)準(zhǔn)3.3V，同時低電平最大輸出電壓為0.8V，F(xiàn)PGA管腳最小驅(qū)動電流6 mA[4]，滿足三極管飽和管壓降的需求。IIC總線硬件電路，如圖2所示。

圖1 系統(tǒng)總體構(gòu)成

圖2 IIC總線硬件電路

按照IIC協(xié)議的標(biāo)準(zhǔn)，在時鐘頻率為100 kHz時，INFO_clk與INFO_dat信號最大上升時間為1 000 ns，最大下降時間為300 ns。上升沿建立時間是由上拉電源對上拉電阻線上電容的充電時間決定的，可以用RPCL來近似計算，上拉電阻RP=1 k、時鐘頻率100 kHz時，RPCL乘積常數(shù)為1 000 ns，可得CL最大值為1 nF。所以要注意PCB走線、連接器線容不要大于1 nF。

2.2 LVDS硬件電路設(shè)計

在傳輸高速LVDS數(shù)據(jù)信號時，為保證時鐘與數(shù)據(jù)的同步，發(fā)送電路選用TI公司生產(chǎn)的LVDS信號驅(qū)動芯片 DS90CR483A[3]、接收芯片DS90CR484A。LVDS芯片內(nèi)部結(jié)構(gòu)如圖3所示。驅(qū)動芯片 DS90CR483內(nèi)部的串化器把并行48位TTL或CMOS電平轉(zhuǎn)換為8對幅值只有300～400 mV差分信號。與單端信號傳輸相比，差分信號抗干擾能力強(qiáng)[5]，適宜在電纜中傳輸；然而，由于電纜中線阻、寄生電容、時鐘抖動、電源紋波等因素的影響，信號衰減比較嚴(yán)重。為有效提高傳輸信號質(zhì)量本設(shè)計利用了驅(qū)動芯片的預(yù)加重功能，即通過改變芯片外部上拉電阻的阻值，從而增大輸入“pre”管腳的電壓值來補(bǔ)償數(shù)據(jù)傳輸過程中的動態(tài)電流，可以平衡信號在電纜傳輸?shù)姆€(wěn)定性，保證差分信號在電纜中傳輸?shù)耐暾浴?/p>

圖3 LVDS芯片內(nèi)部結(jié)構(gòu)

3 邏輯設(shè)計

3.1 IIC硬件邏輯設(shè)計

由于LVDS接口電路適合高速數(shù)據(jù)傳輸，傳輸控制信息不如IIC總線靈活且IIC總線具有雙向傳輸功能，適合在設(shè)備初始化、建立基本連接時進(jìn)行信息的傳輸。因此，該處利用IIC總線實(shí)現(xiàn)設(shè)備間初始化通訊。IIC總線的狀態(tài)主要包括：主、從機(jī)連接狀態(tài)(這里主機(jī)是AD采集設(shè)備、從機(jī)為IQ數(shù)據(jù)傳輸設(shè)備)、啟動命令數(shù)據(jù)傳輸狀態(tài)、命令數(shù)據(jù)傳輸狀態(tài)、發(fā)送響應(yīng)狀態(tài)、數(shù)據(jù)信息發(fā)送狀態(tài)、數(shù)據(jù)信息發(fā)送結(jié)束狀態(tài)。

從機(jī)識別主機(jī)時序圖如圖4所示。首先，拉低主機(jī)驅(qū)動時鐘總線，從機(jī)檢測到clk_lowT大于用戶定義的10 ms的連接時間，從機(jī)即認(rèn)為與主機(jī)建立了連接；與此同時從機(jī)拉低數(shù)據(jù)總線，如圖5所示，主機(jī)檢測數(shù)據(jù)總線data_lowT大于用戶定義10 ms的連接時間，主機(jī)即認(rèn)為與從機(jī)建立了連接。

啟動命令數(shù)據(jù)傳輸狀態(tài)：主機(jī)驅(qū)動時鐘線為低電平，同時從機(jī)保持?jǐn)?shù)據(jù)線為高電平20 μs，即為“啟動”命令數(shù)據(jù)傳輸狀態(tài)。

命令數(shù)據(jù)傳輸狀態(tài)：主機(jī)檢測到從機(jī)發(fā)送“啟動”的命令信號之后，通過時鐘總線發(fā)出100 kHz的時鐘。從機(jī)在主機(jī)發(fā)送時鐘沿下，發(fā)出命令數(shù)據(jù)信息，當(dāng)主機(jī)檢測從機(jī)的命令數(shù)據(jù)為08h時，主機(jī)向從機(jī)發(fā)送數(shù)據(jù)信息(主機(jī)向從機(jī)發(fā)送數(shù)據(jù)信息包括：采樣率、數(shù)據(jù)的最大電平值等)。當(dāng)主機(jī)檢測從機(jī)的命令數(shù)據(jù)為04h時，從機(jī)可以向主機(jī)發(fā)送數(shù)據(jù)信息。如圖6所

示，發(fā)送響應(yīng)狀態(tài)：如圖6所示，在發(fā)送完1個字節(jié)命令數(shù)據(jù)之后，主機(jī)驅(qū)動時鐘線、從機(jī)驅(qū)動數(shù)據(jù)線為低電平保持100 μs時間，此段時間作為發(fā)送完一個字節(jié)數(shù)據(jù)的響應(yīng)。

數(shù)據(jù)信息發(fā)送結(jié)束狀態(tài)：當(dāng)主、從機(jī)接收到00h字節(jié)數(shù)據(jù)信息時，標(biāo)志著數(shù)據(jù)信息發(fā)送結(jié)束，結(jié)束數(shù)據(jù)信息的發(fā)送。

3.2 PRBS碼檢測LVDS接口電路

在傳輸AD采樣數(shù)據(jù)之前，要對設(shè)備的LVDS接口電路進(jìn)行誤碼檢測以保證數(shù)據(jù)傳輸?shù)母呖煽啃?。PRBS碼即偽隨機(jī)序列，偽隨機(jī)序列具有預(yù)先不可確定性和不可重復(fù)實(shí)現(xiàn)性，但是對于收發(fā)數(shù)據(jù)的雙方，PRBS碼卻是確定的，因此可以利用FPGA內(nèi)部的線性反饋移位寄存器產(chǎn)生偽隨機(jī)數(shù)序列來檢測LVDS接口電路的誤碼率。

圖7是16級線性反饋移位寄存器的電路結(jié)構(gòu)(其數(shù)學(xué)表達(dá)式為p(x)=x16+x5+x3+x2+1)[6]。其中⊕表示門電路中的異或運(yùn)算。

圖7 移位寄存器結(jié)構(gòu)示意圖

利用FPGA內(nèi)部豐富的觸發(fā)器資源，可以生成16級反饋型的移位寄存器。

如圖8所示PRBS碼同步檢測流程圖。主機(jī)與從機(jī)通過低速的IIC總線啟動PRBS碼的校驗(yàn)命令之后，從機(jī)的同步數(shù)據(jù)檢測模塊實(shí)時檢測主機(jī)發(fā)送來的數(shù)據(jù)。在檢測到預(yù)設(shè)的數(shù)據(jù)時，同步數(shù)據(jù)檢測模塊產(chǎn)生的同步信號啟動從機(jī)生成PRBS碼與主機(jī)發(fā)送來的48位PRBS碼逐位進(jìn)行比較[6]，當(dāng)碼型不同時，啟動計數(shù)器累計誤碼的個數(shù)，上位機(jī)定時訪問計數(shù)器的狀態(tài)，計算出誤碼率并顯示在上位機(jī)界面上。

圖8 PRBS碼同步檢測流程

4 測試結(jié)果

誤碼率與數(shù)據(jù)速率、預(yù)加重電壓、環(huán)境溫度、芯片供電電壓噪聲等因素密切相關(guān)。這里控制環(huán)境溫度為+25℃，芯片供電電壓為恒壓低噪聲3.3V。利用設(shè)計的PRBS碼檢測電路測試被測設(shè)備的LVDS鏈路通信質(zhì)量，得出誤碼率與數(shù)據(jù)速率、預(yù)加重電壓、電纜長度關(guān)系如表1所示。

表1 誤碼率與數(shù)據(jù)速率、預(yù)加重電壓、電纜長度關(guān)系

在環(huán)境溫度+25 ℃、2米電纜、連續(xù)5h工作條件下，本文設(shè)計的LVDS接口電路在66 MHz、75 MHz、100 MHz時鐘速率下傳輸PRBS數(shù)據(jù)的誤碼率為0，表明接口電路在此條件下通信穩(wěn)定，數(shù)據(jù)速率達(dá)到3.09～4.68 Gb/s。

5 結(jié)語

本文設(shè)計的IIC電路滿足在100 kHz時鐘速率下快速進(jìn)行雙向傳輸信息的需求，同時自定義的IIC總線協(xié)議可以有效控制LVDS接口實(shí)現(xiàn)電路誤碼率檢測以及數(shù)據(jù)信息傳輸；多通道LVDS接口電路在2米長的電纜、100 MHz時鐘速率下，最大數(shù)據(jù)帶寬可達(dá)4.68 Gb/s。滿足前端AD高速采集的數(shù)據(jù)傳輸需求，為更高速AD采樣提供寬余傳輸帶寬。

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Application Research on High-speed Data Transmission Technology Based on LVDS and IIC bus

Wang Hongliang1, Liu Wei1, He Shaoheng1, Di Lixia2

(1.Science and Technology on Electronic Test & Measurement Laboratory，North University of China,Taiyuan 030051; 2.North Automatic Control Technology Institute, Taiyuan 030006)

LVDS interface has been widely used in high speed data system. In order to realize the intelligent recognition, automatic handshake and the communication test of LVDS high speed data link, FPGA IO circuit is used to design a kind of IIC bus protocol. The IIC bus is used for information transmission between devices; meanwhile, taking advantage of FPGA internal register resources to design PRBS circuit which is used to detect the bit error rate of LVDS interface chip. The experiment shows that the multi - channel LVDS transmission can achieve data stability, low error rate transmission in two meters cable connection, the data transmission rate can reach up to 4.68Gb/s when the clock is 100 MHz.

IIC bus protocol, PRBS code, LVDS signal

2015-12-11；

2015-02-15。

王紅亮(1978-)，男，副教授，主要從事測試系統(tǒng)集成、目標(biāo)檢測與識別、應(yīng)用軟件開發(fā)、超聲成像方向的研究。

劉 偉(1988-)，男，碩士研究生，主要從事測試計量技術(shù)及儀器、電路與系統(tǒng)方向的研究。

何少恒(1989-)，男，碩士研究生，主要從事測試計量技術(shù)及儀器、電路與系統(tǒng)方向的研究。

1671-4598(2016)07-0181-02

：10.16526/j.cnki.11-4762/tp

TN919 文獻(xiàn)標(biāo)識碼：A