賀紹桐，薛倫生，陳西宏，劉　贊，吳文溢

（空軍工程大學(xué)防空反導(dǎo)學(xué)院，西安　710051）

基于FPGA的數(shù)字復(fù)接系統(tǒng)的同步技術(shù)研究*

賀紹桐，薛倫生，陳西宏，劉贊，吳文溢

（空軍工程大學(xué)防空反導(dǎo)學(xué)院，西安710051）

針對數(shù)據(jù)大容量通信時常因同步問題而面臨失敗的問題，分析了數(shù)字復(fù)接系統(tǒng)工作原理，探究了收發(fā)端高精度時鐘基準同步方法在時鐘校正的應(yīng)用，以及位同步和幀同步的典型同步技術(shù)，并利用FPGA仿真驗證了數(shù)據(jù)復(fù)接過程。數(shù)據(jù)通信依賴于收發(fā)端同步技術(shù)的建立，認為將收發(fā)端時鐘同步、位同步、幀同步應(yīng)用在復(fù)接系統(tǒng)的不同部分，能夠共同作用以實現(xiàn)收發(fā)端數(shù)據(jù)傳輸?shù)耐?。衛(wèi)星雙向時間比對法能夠有效校準收發(fā)端的高精度時鐘，校準精度優(yōu)于0.5 ns；數(shù)字鎖相法能夠自動將收發(fā)端時鐘校準到同頻同相的狀態(tài)，有效實現(xiàn)位同步；在每個數(shù)據(jù)幀當(dāng)中加入幀同步信號可以使收發(fā)端自動判斷每一幀的數(shù)據(jù)傳輸狀態(tài)。FPGA技術(shù)為數(shù)據(jù)仿真提供良好平臺，利用其完成了過零信號的提取和數(shù)據(jù)幀同步的復(fù)接的仿真，達到預(yù)期效果。

同步復(fù)接，位同步，幀同步，雙向時間比對，F(xiàn)PGA

0　引言

隨著數(shù)字通信技術(shù)的發(fā)展，復(fù)接技術(shù)和復(fù)用技術(shù)運用越來越廣泛，數(shù)字復(fù)接技術(shù)的實質(zhì)是時分復(fù)用。對于數(shù)字通信系統(tǒng)而言，為了擴大傳輸容量提高傳輸速率，常常需要在兩個數(shù)據(jù)終端之間將一路和多路的低速數(shù)字信號復(fù)接成一路高速的信息流。若要使數(shù)字信號正常復(fù)接和恢復(fù)，碼流必須在接收端與發(fā)送端保持嚴格同步。

同步技術(shù)是數(shù)字通信當(dāng)中一個重要而實際的技術(shù)。如果在兩個通信終端之間的時鐘信號完全同步之前進行大容量數(shù)據(jù)傳播，很容易因為出現(xiàn)誤差而使系統(tǒng)失去同步，進而使通信系統(tǒng)性能降低，甚至?xí)?dǎo)致通信失敗。在復(fù)接分接過程中的同步技術(shù)包括比特同步、幀同步、載波同步和網(wǎng)同步［1］等，單使用某種同步技術(shù)難以獨立建立起數(shù)字通信的同步，需要將不同的同步技術(shù)結(jié)合補充，滲透應(yīng)用到整個通信過程當(dāng)中。

建立起數(shù)字通信的同步，首先需要在收發(fā)兩端建立統(tǒng)一的時鐘基準，即完成高精度時間基準校正；其次，接收端為了從接收信號中恢復(fù)數(shù)據(jù)信號，需要對解調(diào)器輸出信號以符號速率進行周期性的采樣、判決，因而在接收端必須有一個與收到的數(shù)字信號符號速率同步的時鐘信號，位同步；最后，在數(shù)據(jù)幀當(dāng)中加入幀同步信號能夠更有效地使系統(tǒng)判斷每一幀的開始與結(jié)束，本文將在這3個層面探究典型同步技術(shù)，并利用現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）對復(fù)接結(jié)果進行仿真驗證。

1　雙向時間比對下的時間基準同步

為了獲得統(tǒng)一的時間標準，數(shù)字復(fù)接系統(tǒng)一般在收發(fā)端配置高精度原子鐘，如銣鐘、銫鐘等，但各鐘間存在時刻偏差，即鐘差，站間高精度時鐘的時間同步，即利用鐘差結(jié)合相應(yīng)設(shè)備進行時鐘校準。目前實現(xiàn)時間同步的方案有：搬運鐘、單向時間比對、GPS共視、GPS全視和雙向時間比對［2］（Two Way Time Transfer，TWTT）等方法。由于將路徑延遲誤差相減后能夠減小系統(tǒng)誤差對比對精度的影響，雙向時間比對方法較其他比對方法能夠較大提高比對精度，因此，得到了廣泛應(yīng)用。目前，雙向時間比對方法可以采用衛(wèi)星、微波、流星余跡和光纖等信道實現(xiàn)。

下面首先介紹雙向時間比對原理，信號傳遞如圖1所示。

圖1　雙向時間比對原理幾何關(guān)系圖

如圖，A、B兩站分別配置高精度原子鐘，同一時刻原子鐘分別向?qū)Ψ桨l(fā)送1PPS信號，A站信號經(jīng)過后到達B站，同理，B站信號經(jīng)過后到達A站，A站從發(fā)送1PPS信號到接收到B站的1PPS信號的時間間隔為站從發(fā)送1PPS信號到接收到A站的1PPS信號的時間間隔為和分別為A站和B站的發(fā)射設(shè)備時延、接收設(shè)備時延，根據(jù)圖1所示關(guān)系，可得

將式（1）減去式（2）可得兩站鐘源鐘差為：

由于A、B兩站同時發(fā)射信號，信號經(jīng)歷傳播路徑大致相同，傳播時延近似相等，即，則式（3）可簡化為：

根據(jù)時間間隔計數(shù)器可得到T1和T2，發(fā)射和接收設(shè)備時延可以預(yù)先測定，因而兩站間本地鐘差測量精度較高。

TWSTT法是在雙向時間比對基礎(chǔ)上，采用衛(wèi)星信道作為比對信號1PPS信號的傳輸通道，從而實現(xiàn)分布站點的高精度時間同步，如圖2所示。

圖2　TWSTT法原理圖

A、B兩站同時向?qū)Ψ秸景l(fā)送1PPS信號，同時TIC開始計數(shù)，信號上行經(jīng)過衛(wèi)星站的轉(zhuǎn)發(fā)下行到達對方站的接收機，經(jīng)過處理后送給TIC，此時TIC停止計數(shù)，設(shè)此時兩站的計數(shù)值分別為TICA和TICB，tAS、tSA和tBS、tSB分別表示信號在A站和B站與衛(wèi)星S之間的上行、下行傳輸時延，tASB和tBSA表示衛(wèi)星轉(zhuǎn)發(fā)時延，結(jié)合雙向時間比對原理，可得A、B兩站鐘源鐘差ΔTAB為：

式（5）中，第一、二項為空間傳播時延誤差，第三項為衛(wèi)星轉(zhuǎn)發(fā)時延誤差，第四、五項為地面站設(shè)備時延誤差，第六項為TIC讀數(shù)，最后一項為Sagnac效應(yīng)時延項。

空間傳播時延誤差包括幾何路徑、電離層和對流層時延誤差3部分，約67.5 ps；衛(wèi)星轉(zhuǎn)發(fā)時延約80 ps，一般可抵消；設(shè)備時延可預(yù)先測得，一般在300 ps～700 ps；Sagnac效應(yīng)時延項是一種相對論時延項，其中ω為地球自轉(zhuǎn)角速度，c為光速，S為衛(wèi)星、地心、兩觀測站連線構(gòu)成的多邊形在赤道面上的投影面積，該項一般在數(shù)十至百皮秒量級，與具體比對情況相關(guān)，計算鐘源鐘差時需對Sagnac效應(yīng)時延進行校對［3］。

綜合各種時鐘校準方法來看，搬運鐘法設(shè)備較為簡單，但精度還難以滿足要求，相比于不穩(wěn)定狀態(tài)的流星余跡，雙向時間比對法一般利用衛(wèi)星信道來實現(xiàn)，這是由于衛(wèi)星信道精度較高，應(yīng)用廣泛。利用雙向時間比對法，在我國典型地域的校準精度優(yōu)于0.5 ns。

2　位同步

位同步也稱為位定時恢復(fù)或碼元同步［4］。作為數(shù)字通信中一種特有的且重要的同步方式，所有數(shù)字通信系統(tǒng)完成數(shù)字信息接收之前，都會提取同步信號，即從接收信號中設(shè)法恢復(fù)出與發(fā)送端頻率相同的碼元時鐘信號，這樣，可以在解調(diào)時的最佳時刻進行抽樣判決，以消除噪聲干擾所導(dǎo)致的解調(diào)接收信號的失真，使得接收端能夠恢復(fù)出被傳輸?shù)臄?shù)字信息。位同步就是為了使收發(fā)兩端設(shè)備的時鐘被調(diào)節(jié)到同頻同相的傳輸形態(tài)，使得接收端正確接收和判決發(fā)送端送來的每一個碼元。使收發(fā)端同頻同相的過程為：在設(shè)備發(fā)送端發(fā)出的碼流當(dāng)中加入時鐘信號，接收端從接收的碼流當(dāng)中提取到相關(guān)時鐘頻率信號，做到和接收端時鐘信號的協(xié)調(diào)一致，即完成位同步。一般可以通過外同步和自同步兩種途徑實現(xiàn)，常見的方法有插入導(dǎo)頻法和直接法［5］。

對于不歸零的隨機二進制序列，其信號本身不含位同步信息，不能直接從其中濾出位同步信息。此時為獲取位同步信號，可在基帶信號中插入位同步導(dǎo)頻信號，這種方法稱為插入導(dǎo)頻法，也叫外同步法。

自同步法，也稱作直接提取位同步法，是指發(fā)送端不傳送專門的位同步信息，而直接從接收信號或解調(diào)后的數(shù)字基帶信號中提取位同步信號。目前的數(shù)字通信系統(tǒng)廣泛采用自同步法來實現(xiàn)位同步，具體方法又可分為：濾波法、脈沖鎖相法和數(shù)字鎖相法。后者是數(shù)字通信中經(jīng)常采取的方法，本文將具體介紹數(shù)字鎖相法。

2.1數(shù)字鎖相法

數(shù)字鎖相法［6］的基本原理是：接收端通過一個高穩(wěn)定度晶體振蕩器分頻得到本地位定時脈沖序列，同時輸入脈沖數(shù)數(shù)字信號，與本地位定時脈沖在鑒相器中進行相位比較。若兩者相位不一致，則鑒相器產(chǎn)生誤差信號，調(diào)整分頻器的輸出脈沖相位，直到輸入信號與位脈沖相位上保持一致，此時認為達到了位同步的目的［7］。數(shù)字鎖相的原理如圖3所示。

圖3　數(shù)字鎖相法基本原理

如圖所示，鎖相器由信號鐘、控制器、分頻器和鑒相器等組成。具體來看，信號鐘包括一個高精度的晶體振蕩器和整形電路。若接受碼元的速率為：

則振蕩器的頻率就會設(shè)定在nfB上，這樣，保證經(jīng)過整形電路整形之后，輸出的脈沖序列與輸入信號在頻率上保持一致?？刂破髋c分頻器的作用是共同調(diào)整同步信號的相位。信號鐘的周期決定著每次調(diào)整量T0：

晶振器將產(chǎn)生的正弦波轉(zhuǎn)化成nfB的脈沖波。

鑒相器［8］，即相位比較器，接收到了兩路從分頻器輸出的兩路信號，其中一路為位同步信號，鑒相器用來比較接收的脈沖信號與同步信號的相位，如果鑒相器檢測到的位同步信號的相位超前于接收碼元序列，鑒相器輸出的超前脈沖會將扣除門關(guān)閉，則Q端的脈沖就將被禁掉一個，從而相位滯后2π/n，直到將分頻器的相位鎖在位同步相位上；若分頻信號的相位滯后，原理同上。

2.2FPGA過零信號提取

在具體的方案實現(xiàn)當(dāng)中，應(yīng)當(dāng)完成過零信號的提取，即信號跳變沿的提取，跳變沿脈沖一旦產(chǎn)生，就意味著其將作為輸入信號的真實相位，作為基準去提取與輸入信號同步的時鐘，用D觸發(fā)器和異或門實現(xiàn)提取過零信息［12］，原理如圖4所示。

經(jīng)過Quartus仿真結(jié)果如圖5所示。

圖4　碼元跳變沿脈沖產(chǎn)生電路

圖5　過零信號提取FPGA仿真圖

3　幀同步

幀同步［9］就是要找到并提取出每一幀的起始與末尾，是系統(tǒng)同步中的最后一步，也是最為關(guān)鍵的一步?；痉椒ň褪窃诎l(fā)送端預(yù)先規(guī)定的時隙當(dāng)中插入特殊的幀同步碼組，即在每一幀的特定位置加入一種專門用于幀同步的碼元，以判斷每一幀收、發(fā)的開始與結(jié)束。本文以同步數(shù)字復(fù)接系統(tǒng)為例，進行復(fù)接過程的仿真［10-11］，系統(tǒng)原理如圖6。

圖6　復(fù)接分接原理圖

圖6中，A、B、C、D分別為代表支路1到支路4路的輸入（其中，A：“11110010”、B：“10101101”、C：“01101001”、D：“00001101”），clk為時鐘信號的輸入，ena為使能端，高電平有效時復(fù)接器開始工作。在仿真中，幀同步信號為設(shè)定為“1100”，復(fù)接的目的是就將4路低速碼流復(fù)接成一路高速碼流，并在每一幀的幀頭位置加上幀同步信號，在時鐘信號的控制下依次將A、B、C、D 4路信號復(fù)接［12］，復(fù)接結(jié)果仿真如圖7，能夠看出，各路碼流成功復(fù)接成由完整的信息幀組成的一路高速碼流［13］。

4　結(jié)論

本文從校準收發(fā)兩端的時鐘基準開始，經(jīng)過位同步提取高速碼流中的時鐘信號，最后，具體到了數(shù)據(jù)幀本身，通過其預(yù)留的時隙加入幀同步信號，完成整個復(fù)接系統(tǒng)的同步過程。

圖7　復(fù)接FPGA仿真圖

收發(fā)兩端的時鐘基準同步、同頻同相的建立以及完整數(shù)據(jù)幀內(nèi)的同步技術(shù)應(yīng)用可以看成是數(shù)字傳輸同步實現(xiàn)的3個過程，也可以看作是從宏觀具體而微的遞進。

本文將雙向時間比對法、鎖相環(huán)和數(shù)據(jù)幀同步技術(shù)分別應(yīng)用到3個同步過程當(dāng)中。衛(wèi)星雙向時間比對能夠完成收發(fā)端的時鐘校準，精度最高可達0.5 ns，數(shù)字鎖相法利用其反饋自動調(diào)節(jié)功能將收發(fā)兩端設(shè)備的時鐘被調(diào)節(jié)到同頻同相的傳輸形態(tài)，而幀同步找到并提取出每一幀的起始與末尾技術(shù)。最后，以數(shù)字復(fù)接系統(tǒng)為例，依照數(shù)字傳輸原理利用FPGA進行了整個復(fù)接過程的仿真。從FPGA復(fù)接仿真的結(jié)果來看，這3種典型同步技術(shù)在通信過程中相互配合，能夠解決數(shù)據(jù)通信同步建立的難題，實現(xiàn)準確復(fù)接、同步傳輸?shù)墓δ堋?/p>

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Research on Digital Multiplex System with FPGA

HEShao-tong，XUE Lun-sheng，CHENXi-hong，LIU Zan，WUWen-yi
（School of Air and Missile Defense，Air Force Engineering University，Xi’an 710051，China）

For the failure caused by falling out of step in the process of high-capacity communication at any time，this article analyzes the principle of digital multiplexing，explores the application method in high-precision clock calibration and typical technologies for bit synchronization and frame synchronization in the transmission and reception unit.FPGA provides convenient software platform to simulate and verify the process of digital multiplexing.Digital communication relies on synchronous inthe transmissionandreceptionunit，this article applies clockcalibration，bit synchronization and frame synchronization on different parts of system to realize the data transmission synchronization.TWTT can accomplish high-precision clock calibration，and accuracy is superior to the 0.5ns；Digital phase locked loop can automatically calibrate the state to the same frequency and phase. With the FPGA technology，this article extractes the zero signal and simulated digitalmultiplexing with the well result from the effect picture.

synchronous digital multiplexing，bit synchronization，frame synchronization，TWTT，F(xiàn)PGA

TP393

A

1002-0640（2016）08-0037-04

2015-07-05

2015-08-07

國家自然科學(xué)基金資助項目（61172169）

賀紹桐（1991-），男，山西太原人，碩士研究生。研究方向：數(shù)據(jù)大容量及同步技術(shù)。