范曉東，王　宇，陳　偉

(安徽四創(chuàng)電子股份有限公司，安徽　合肥　230031)

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用現(xiàn)場可編程門陣列設計IRIG-B碼信號產(chǎn)生器

范曉東，王宇，陳偉

(安徽四創(chuàng)電子股份有限公司，安徽合肥230031)

針對電力系統(tǒng)傳統(tǒng)IRIG-B碼編碼設備體積大、結構復雜等問題，提出一種基于FPGA的IRIG-B碼信號產(chǎn)生器的設計方法：首先闡述方法的設計思想；然后重點描述其FPGA硬件電路設計與NiosII軟件編程過程。試驗結果表明，通過該方法設計IRIG-B碼信號產(chǎn)生器可有效縮小設備體積、增強系統(tǒng)穩(wěn)定性。該設計已應用到了工信部電子信息產(chǎn)業(yè)發(fā)展基金資助項目BDS/GPS雙模電力時間同步裝置上，設備運行穩(wěn)定、授時準確，達到了預期要求。

IRIG-B；FPGA；NiosII；BDS/GPS衛(wèi)星模塊；授時

0　引言

IRIG串行時間碼由美國靶場時間儀器組(inter range instrumentation group，IRIG)[1]提出，用于設備及系統(tǒng)的時間同步，該碼共有IRIG-A、B、D、E、G、H 6種格式。本文針對電力系統(tǒng)測控與保護等設備普遍采用的時間同步碼IRIG-B碼(簡稱B碼)進行研究。電力系統(tǒng)廠站、變電站的時間同步系統(tǒng)的IRIG-B編碼器大都采用單片機/精簡指令集微處理器(advanced RISC machine，ARM)+復雜可編程邏輯器件(complex programmable logic device，CPLD)/現(xiàn)場可編程邏輯門陣列(field programmable gate array，F(xiàn)PGA)架構進行設計[2-6]，電路較為復雜，資源利用率低，穩(wěn)定性較差。因此需要一種設計簡單、資源利用合理、體積小、功耗低、高穩(wěn)定性的IRIG-B編碼設備。FPGA適合于時序、組合等邏輯電路設計，同時具有實時性好、可靠性高、可編程、可移植性好等優(yōu)勢，廣泛應用于工業(yè)控制領域。NiosII軟核處理器[7]是FPGA生產(chǎn)廠商Altera公司推出的嵌入式處理器，是一種面向用戶、可以靈活定制的通用精簡指令集計算機(reduced instruction set computer，RISC)嵌入式處理器。

基于如上所述，本文介紹了一種基于FPGA NiosII軟核處理器的IRIG-B碼信號產(chǎn)生器的設計方法，給出其具體實現(xiàn)，并應用到電力時間同步裝置上。

1　IRIG-B碼簡介

B碼是一種串行的時間格式碼，分為直流碼(direct current code，DC)和交流碼(alternating current code，AC)2種[8-9]。DC碼的幀周期為1 s，由100個碼元組成(如圖1所示)，每個碼元10 ms，碼元寬度有8、5和2 ms 3種，分別代表碼元P(位置識別標志或基準碼元)、二進制的1以及二進制的0，如圖1所示。為了便于傳輸和提取B碼中的信息，每10個碼元中有一個位置識別標識，分別稱為P1、P2、…、P9、P0。幀參考標志是由位置識別標志P0和相鄰的基準碼元Pr組成的，Pr的前沿即是每幀的準秒時刻，也就是從該準秒時刻起，按秒、分、時、天等時間信息進行編碼，最終形成DC碼。

圖1　DC碼碼元圖

AC碼的載波是1 kHz的正弦信號，幅度變化峰峰值范圍為0.5 ～10 V，調制比U1/U0范圍為2/1～6/1，即：二進制的0是由2個幅度為U1與8個幅度為U0的正弦信號構成；二進制的1是由5個幅度為U1與5個幅度為U0的正弦信號構成；碼元P是由8個幅度為U1與2個幅度為U0的正弦信號構成，如圖2所示。

圖2　AC碼碼元圖

2　總體設計思想

本設計充分利用電力系統(tǒng)廠站或變電站時間同步裝置豐富的FPGA邏輯資源，在不增加額外的外部處理器電路基礎上，采用FPGA作為主控制器，將節(jié)余的FPGA邏輯資源配置為內嵌的NiosII核。

IRIG-B碼DC碼編碼程序在NiosII里完成，輸出電路由FPGA內的硬件邏輯控制，保證了B碼上升沿的精準性。IRIG-B碼可用于北斗衛(wèi)星導航系統(tǒng)(BeiDou navigation satellite system，BDS)和全球定位系統(tǒng)(global positioning system，GPS)的授時模塊設計。該IRIG-B碼信號產(chǎn)生器采用BDS/GPS衛(wèi)星模塊作為標準時鐘源，從衛(wèi)星模塊輸出的協(xié)調世界時(coordinate universal time，UTC)報文中提取時間信息，并利用其輸出的秒脈沖(one pulse per second，1PPS)作為觸發(fā)實現(xiàn)DC碼的編碼。在DC碼的基礎上，通過正弦信號發(fā)生器實現(xiàn)AC碼的數(shù)字調制；再通過驅動電路送往輸出單元。

基于FPGA內嵌NiosII處理器進行設計，達到了有效減少設備體積、降低功耗、增加設備穩(wěn)定性的目的。

3 硬件電路設計

IRIG-B碼信號產(chǎn)生器的整體硬件電路設計如圖3所示，這里的FPGA在其內部配置了NiosII嵌入式處理器。

圖3　硬件電路設計框架

由圖可知，首先，作為標準時鐘源的北斗衛(wèi)星導航系統(tǒng)(BeiDou navigation satellite system，BDS)及全球定位系統(tǒng)(global positioning system，GPS)授時模塊將1個秒脈沖(pulse per second，PPS)和UTC時間信息送往FPGA內部的NiosII微型處理器，這里的FPGA采用Altera公司的EP3C25E144I7芯片。接著，在NiosII處理器里進行軟件設計，根據(jù)B碼的標準格式，通過數(shù)字信號處理實現(xiàn)DC碼編碼；經(jīng)過編碼后的DC碼一路被送至FPGA外圍輸出引腳，另一路被送入FPGA內部的AC碼數(shù)字調制模塊，進而實現(xiàn)經(jīng)過數(shù)字調制的AC碼，之后也送至FPGA外圍輸出引腳。接著，從FPGA輸出引腳出來的DC碼，進入電平轉換電路，比如RS485電平轉換電路、晶體管-晶體管邏輯電平(transistor-transistor logic，TTL)轉換電路等，從而能夠產(chǎn)生各種電平的DC碼，這里采用芯片MAX1487CPA對DC碼進行驅動并轉換成RS485電平信號，采用芯片TPS2812D對DC碼進行驅動并轉換成TTL電平信號。然后，從FPGA輸出引腳出來的離散AC碼進入數(shù)模轉換電路，從而產(chǎn)生模擬的AC碼，這里采用的數(shù)模轉換電路是芯片AD7945BR。最后，將AC碼依次送入運算放大器電路(集成電路AD811)、電流驅動電路(集成電路MMBT2222)以及隔離器電路(集成電路EI-14)，從而產(chǎn)生符合標準要求的AC碼。

此外，整個硬件電路設計中還需要電源模塊，以滿足各個芯片對供電電壓的需求。歸納起來，分別需要的電壓為+12、-12、+5、+3.3、+2.5、+1.2 V，這里采用了電源轉換芯片PDL02-12S12以完成+15 到±12 V的轉換，集成電路LT1963EST-3.3以完成+5到+3.3 V的轉換，集成電路LTC3564以完成+3.3到+2.5 V的轉換以及+3.3到+1.2 V的轉換。

4　軟件程序設計

IRIG-B碼信號產(chǎn)生器的軟件設計主要是基于FPGA+NiosII而完成的。其中NiosII主要負責DC碼編碼的程序設計；FPGA主要負責NiosII軟核的構建、離散AC碼調制的程序設計等。

4.1NiosII程序設計簡述

在NiosII里完成的程序設計主要有以下幾個方面：1)對NiosII處理器進行初始化。配置一個通用輸入/輸出(general purpose input output， GPIO)端口作為中斷引腳，映射來自外部標準時鐘源的1個PPS中斷；配置一個通用異步收發(fā)傳輸器(universal asynchronous receiver/transmitter，UART)模塊，接收來自外部標準時鐘源的UTC時間信息。2)每當UART接收中斷到來時，啟動任務進程Task1。這個任務進程主要負責解析UTC時間信息，并將得到的秒、分、時、日、月、年等時間信息保存在內部的一個結構體類型變量中。3)每當GPIO中斷到來時，啟動任務進程Task2。在這個任務進程里，首先根據(jù)外部1PPS這個秒脈沖，生成一個內部實時時鐘；接著根據(jù)內部實時時鐘的時間信息，以及B碼的標準協(xié)議格式，完成DC碼的編碼工作；最后把經(jīng)過編碼的DC碼寫進NiosII外部的隨機存取存儲器(ramdom access memory，RAM)中。

4.2FPGA程序設計簡述

在FPGA里完成的程序設計主要有以下幾個方面：

1)設計鎖相環(huán)PLL、復位電路，從而給FPGA程序里各個設計模塊提供參考時鐘與復位。

2)構建NiosII軟核，包括CPU、GPIO模塊、UART模塊、RAM控制器模塊、FLASH控制器模塊等，如圖4所示。

圖4　NiosII軟核的FPGA程序

3)定制雙端口RAM模塊，從NiosII輸出的DC碼被寫進RAM模塊里，在這里FPGA程序采用了乒乓操作，即寫RAM1操作的同時，進行讀RAM2操作，而寫RAM2操作的同時，進行讀RAM1操作。如此循環(huán)操作，如圖5所示。

4)設計AC碼數(shù)字調制模塊，其主要包括正弦信號發(fā)生器模塊、乘法器模塊以及數(shù)據(jù)選擇器模塊等，如圖6、7所示，這里的正弦信號發(fā)生器模塊是由地址發(fā)生器與正弦信號數(shù)據(jù)只讀存儲器(read only memory，ROM)組成。

AC碼的數(shù)字調制過程即是用DC碼作為控制信號，讓正弦信號數(shù)據(jù)與2種不同預設參數(shù)分別相乘，從而產(chǎn)生具有可變調制比的離散AC碼，最后從FPGA輸出引腳。

圖5　RAM讀寫的FPGA程序

圖6　正弦信號發(fā)生器的FPGA程序

圖7　AC碼數(shù)字調制的FPGA程序

5　測試結果與分析

根據(jù)本文思想設計的B碼信號產(chǎn)生器已在電力高精度時間同步裝置上作為B碼輸出模塊得到應用。通過示波器觀測裝置B碼輸出的DC碼信號波形、AC碼信號波形如圖8所示。

圖8　測試結果

觀測示波器輸出的波形圖，對照B碼的標準協(xié)議格式，可以讀出時間信息為13:34:55，與標準時鐘源輸出的實時時間一致。實測DC碼的秒準時沿時間準確度優(yōu)于200 ns，AC碼秒準時沿時間準確度優(yōu)于10 us。本B碼信號產(chǎn)生器作為BDS/GPS雙模電力時間同步裝置的一部分，已通過了電力工業(yè)系統(tǒng)自動化設備質量檢驗測試中心質量檢測，設計滿足電力行業(yè)標準要求[10-11]。

6　結束語

本文在介紹了IRIG-B碼的基礎上，提出了一種基于FPGA的IRIG-B信號產(chǎn)生器的設計方法，并詳述了其具體實現(xiàn)的硬件電路設計、NIOSII軟核構建及其編程過程。該方法設計簡便，發(fā)生器體積小、功耗低。本設計已在工信部電子信息產(chǎn)業(yè)發(fā)展基金資助項目中BDS/GPS雙模電力時間同步裝置上得到應用，充分利用原有系統(tǒng)FPGA邏輯資源，有效節(jié)省了硬件成本。設備在變電站中運行穩(wěn)定、授時準確，達到了預期要求。后期將在進一步提高精度、降低成本、降低功耗等方面開展研究。

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IRIG-B signal generator designed with FPGA

FAN Xiaodong，WANG Yu，CHEN Wei

(Anhui Sun Create Electronic Co.，Ltd.，Hefei,Anhui 230031，China)

To solve the problems of large volume and complex structure of the traditional IRIG-B encoder for electric system，a method of IRIG-B code signal generator based on FPGA was proposed in the paper.The idea of the method was described，and the design of the FPGA hardware circuit and the process of NiosII software programming were focused then.Experimental results showed that the method could effectively reduce the equipment size of the IRIG-B code signal generator and enhance the system stability.This method of the design had been applied in the project of BDS/GPS dual-modulus electronic time synchronization device sponsored by Electronic Information Industry Development Fund of the Ministry of Industry and Information Technology (MIIT) in which the equipment ran stably and the expected timing goals were achieved.

IRIG-B；FPGA；NiosII；BDS/GPS satellites module；timing

2015-11-17

范曉東(1982—)，男，安徽蕪湖人，碩士研究生，研究方向為個人通信與無線通信。

10.16547/j.cnki.10-1096.20160318.

P228

A

2095-4999(2016)03-0089-05

引文格式：范曉東，王宇，陳偉.用現(xiàn)場可編程門陣列設計IRIG-B碼信號產(chǎn)生器[J].導航定位學報，2016，4(3)：89-93.(FAN Xiaodong，WANG Yu，CHEN Wei.IRIG-B signal generator designed with FPGA[J].Journal of Navigation and Positioning，2016，4(3)：89-93.)