周慶芳

（曲靖師范學(xué)院教育技術(shù)研究所，云南曲靖 655011）

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基于FPGA的分頻器的設(shè)計(jì)與實(shí)現(xiàn)

周慶芳

（曲靖師范學(xué)院教育技術(shù)研究所，云南曲靖 655011）

摘要：在數(shù)字邏輯電路設(shè)計(jì)中，分頻器通常用來對(duì)某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。整數(shù)分頻器的實(shí)現(xiàn)采用標(biāo)準(zhǔn)的計(jì)數(shù)器，也可采用可編程邏輯器件實(shí)現(xiàn)。有時(shí)，時(shí)鐘源與所需的頻率不成整數(shù)倍關(guān)系可采用小數(shù)分頻器進(jìn)行分頻。本文在模擬設(shè)計(jì)頻率計(jì)脈沖信號(hào)時(shí)，使用半整數(shù)分頻器設(shè)計(jì)電路，且利用VHDL硬件描述語言和原理圖輸入方式，通過Quartus II以及EPM240T100C5型FPGA方便地完成了半整數(shù)分頻器電路的設(shè)計(jì)。

關(guān)鍵詞：FPGA；QUARTUSⅡ；VHDL語言；分頻器

一、分頻器的基本原理

（一）整數(shù)分頻的基本原理

整數(shù)分頻包含偶數(shù)分頻和奇數(shù)分頻，對(duì)于偶數(shù)N分頻通常使用N/2計(jì)數(shù)器實(shí)現(xiàn)占空比為1：1的N分頻器，分頻輸出信號(hào)模為N2自動(dòng)取反；對(duì)于奇數(shù)分頻必須分頻輸出信號(hào)為模N計(jì)數(shù)中的一位［1］。整數(shù)分頻器的實(shí)現(xiàn)，采用可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)，當(dāng)時(shí)鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時(shí)可采用小數(shù)分頻器進(jìn)行分頻。

（二）小數(shù)分頻的基本原理

小數(shù)分頻的基本原理是采用脈沖吞吐計(jì)數(shù)器和鎖相環(huán)技術(shù)先設(shè)計(jì)兩個(gè)不同分頻比的整數(shù)分頻器，然后通過控制單位時(shí)間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值，分頻系數(shù)為N-0.5（N為整數(shù)）時(shí)，可控制扣除脈沖的時(shí)間，以使輸出成為一個(gè)穩(wěn)定的脈沖頻率，而不是一次N分頻，一次N-1分頻［2］。

二、實(shí)驗(yàn)?zāi)康?/h2>

使用Quartus II仿真軟件，使用半整數(shù)分頻的方式，通過VHDL語言將整個(gè)分頻器各個(gè)模塊的編寫使用FPGA實(shí)現(xiàn)分頻器的整個(gè)設(shè)計(jì)和實(shí)現(xiàn)，通過分頻器的設(shè)計(jì)實(shí)現(xiàn)掌握基本的整數(shù)分頻和小數(shù)分頻的原理，加強(qiáng)對(duì)硬件語言的理解，以及對(duì)使用組合電路設(shè)計(jì)復(fù)雜器件的能力［3］。

三、設(shè)計(jì)過程

1.運(yùn)行 Quartus II，新建立一個(gè)工程，器件選擇EPM240T100C5新片，完成新工程的建立［4］。

2.創(chuàng)建圖形設(shè)計(jì)文件，新建子模塊，完成模塊的定義以及模塊之間的連接，完成分頻器頂層設(shè)計(jì)原理圖。

3.將圖形設(shè)計(jì)文件保存。

4.底層的半整數(shù)分頻器使用VHDL語言設(shè)計(jì)一個(gè)可預(yù)置系數(shù)的實(shí)現(xiàn)N=1～15的半整數(shù)分頻器，并且在此過程中調(diào)用子模塊。編寫半整數(shù)分頻器的底層程序［5］。

5.將設(shè)計(jì)文件保存。

6.編譯源文件。

7.編譯無誤后建立仿真波形文件［8］。

①新建一個(gè)新的仿真波形文件。

②將創(chuàng)建的仿真波形文件保存。

③在對(duì)話框中列出項(xiàng)目中選出使用的輸入、輸出的引腳。

④選擇所需要觀察的引腳，在波形編輯器窗口中，編輯輸入引交的邏輯關(guān)系，輸入完成后保存仿真波形文件。

⑤在仿真工具窗口中可以選擇時(shí)序仿真或功能仿真，指定仿真波形文件的位置等操作。開始仿真。經(jīng)過分析仿真結(jié)果符合設(shè)計(jì)的需要。仿真完成后得到仿真波形窗口如圖3.1。

圖3.1　仿真后分頻器實(shí)驗(yàn)波形圖

8.仿真正確，選擇輸入/輸出引交及對(duì)應(yīng)的CPLD引腳［7］。

9.引腳分配完成，重新對(duì)此工程進(jìn)行邏輯分析、綜合適配、時(shí)序分析等。完成后觀察引交分配的結(jié)果。

10.引腳分配完成，經(jīng)過編輯后會(huì)生成可以培植到CPLD 的POF文件。此時(shí)就可以將設(shè)計(jì)配置到芯片中。

11.設(shè)計(jì)配置芯片完成，連接實(shí)驗(yàn)箱并驗(yàn)證，所得結(jié)果符合實(shí)驗(yàn)設(shè)計(jì)要求。

四、實(shí)驗(yàn)結(jié)果與分析

實(shí)驗(yàn)結(jié)果如下表4.1所示，波形的輸出是QOUT輸出波形經(jīng)過二次分頻的方波。本次設(shè)計(jì)主要是通過FPGA通過仿真軟件對(duì)分頻器各個(gè)模塊的設(shè)計(jì)與實(shí)現(xiàn)，本次實(shí)驗(yàn)結(jié)果通過使用半整數(shù)分頻的方式通過對(duì)分頻模為2到14的偶數(shù)和3到15的奇數(shù)值進(jìn)行分頻，通過實(shí)驗(yàn)得到的結(jié)果準(zhǔn)確。通過使用硬件語言以及FPGA對(duì)于分頻器的設(shè)計(jì)與實(shí)現(xiàn)，對(duì)比MMOS和PMOS管對(duì)于分頻器的設(shè)計(jì)，可編程邏輯門電路可以有效地解決前兩種元器件在低壓的狀況下分頻器出現(xiàn)無法工作的問題，更好地實(shí)現(xiàn)分頻器的設(shè)計(jì)，大大提高時(shí)間效率，對(duì)比CMOS器件設(shè)計(jì)，F(xiàn)PGA可以提高分頻器的頻率［8］。

表4.1　分頻器分頻模數(shù)實(shí)驗(yàn)結(jié)果

參考文獻(xiàn)：

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［2］幸云輝，楊旭東.計(jì)算機(jī)組成原理實(shí)用教程［M］.清華大學(xué)出版社，2009.

［3］楊軍，周克峰.計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)指導(dǎo)書［M］.云南大學(xué)信息學(xué)院實(shí)驗(yàn)室，2008.

［4］徐振林.Verilog HDL硬件描述語言［M］.機(jī)械工業(yè)出版社，2000.

［5］夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程［M］.北京航空航天大學(xué)出版社，2008.

［6］黃宇.基于Quartus 2.0的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)與應(yīng)用［M］.電子工業(yè)出版社，2014.

［7］梁成志，王誠(chéng)，趙延賓.Lattice FPGA/GPLD設(shè)計(jì)［M］.人民郵電出版社，2011.

［8］韓波，唐廣.2.4Hz動(dòng)態(tài)CMOS分頻器的設(shè)計(jì)［J］.電子設(shè)計(jì)工程，2006.

［責(zé)任編輯張敬亞］

中圖分類號(hào)：G64

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1673-9132（2016）25-0023-02

DOI：10.16657/j.cnki.issn1673-9132.2016.25.013