褚麗娜， 李建增， 左憲章

(軍械工程學(xué)院 無人機(jī)工程系， 河北 石家莊 050003)

虛擬項(xiàng)目教學(xué)法在組合邏輯電路教學(xué)中的應(yīng)用

褚麗娜， 李建增， 左憲章

(軍械工程學(xué)院 無人機(jī)工程系， 河北 石家莊 050003)

本文介紹虛擬項(xiàng)目教學(xué)法在組合邏輯電路教學(xué)中的應(yīng)用。綜合運(yùn)用門電路、編碼器、加法器、譯碼器等組合邏輯電路知識完成加法計(jì)算器的分析和設(shè)計(jì)。實(shí)踐表明，借助Multisim12開展虛擬項(xiàng)目教學(xué)能夠提高學(xué)生的自主學(xué)習(xí)能力和創(chuàng)新能力。

教學(xué)方法；組合邏輯電路；虛擬項(xiàng)目教學(xué)；Multisim12

0 引言

組合邏輯電路的輸出變量狀態(tài)完全由當(dāng)時(shí)的輸入變量的組合狀態(tài)來決定，而與電路的原來狀態(tài)無關(guān)，不具有記憶功能[1]。組合邏輯電路的基本構(gòu)成單元是門電路，常用的中規(guī)模組合邏輯電路有編碼器、譯碼器、加法器等。

虛擬項(xiàng)目教學(xué)VPBL(Virtual Problem Based Learning)是一種借助仿真軟件實(shí)現(xiàn)一個(gè)完整項(xiàng)目設(shè)計(jì)的教學(xué)方法[2]。它可以有效地改革傳統(tǒng)教學(xué)模式，營造出一種積極的、創(chuàng)造性的學(xué)術(shù)氛圍，提高學(xué)生學(xué)習(xí)興趣，培養(yǎng)學(xué)生創(chuàng)新意識，使學(xué)生能夠自主綜合所學(xué)知識[3]。

本文通過“10以內(nèi)加法計(jì)算器” (下文簡稱加法計(jì)算器)項(xiàng)目，將組合邏輯電路的內(nèi)容進(jìn)行有機(jī)整合，利用仿真軟件Multisim12設(shè)計(jì)實(shí)現(xiàn)。這一過程可以提高學(xué)生在教學(xué)中的參與度和學(xué)習(xí)興趣，加深學(xué)生對各種芯片功能的了解，更重要的是讓學(xué)生掌握設(shè)計(jì)電路的方法和程序。

1 項(xiàng)目準(zhǔn)備

在項(xiàng)目選擇上要突出對學(xué)生知識綜合運(yùn)用能力、系統(tǒng)設(shè)計(jì)能力、創(chuàng)新能力與工程實(shí)踐能力的培養(yǎng)。項(xiàng)目既要覆蓋理論知識，又要具有實(shí)用性，既要有一定的可設(shè)計(jì)性，又要內(nèi)容新穎。同時(shí)還要照顧到不同基礎(chǔ)學(xué)生的能力和潛力，既讓所有學(xué)生有信心，又讓大家感到有挑戰(zhàn)。

根據(jù)組合邏輯電路部分的知識點(diǎn)分布、實(shí)現(xiàn)難度和后續(xù)擴(kuò)展的可能，從學(xué)生身邊熟悉的事物入手，選取了加法計(jì)算器作為設(shè)計(jì)項(xiàng)目。該項(xiàng)目具體要求如下：

(1)設(shè)計(jì)一個(gè)十進(jìn)制數(shù)加法計(jì)算器，加數(shù)為10以內(nèi)的整數(shù)；

(2)通過按鍵輸入加數(shù)；

(3)具有加數(shù)、和的數(shù)字顯示功能。

結(jié)合以上要求，首先對加法計(jì)算器這個(gè)項(xiàng)目進(jìn)行總體設(shè)計(jì)。按照“自頂向下”的設(shè)計(jì)思路對項(xiàng)目進(jìn)行功能劃分，然后將每種功能分別與組合邏輯電路的知識點(diǎn)進(jìn)行對應(yīng)，形成各個(gè)子項(xiàng)目，其總體框圖如圖1所示。

圖1 加法計(jì)算器的總體框圖

該階段主要由教師完成，在項(xiàng)目布置時(shí)將思路傳遞給學(xué)生，為學(xué)生以后獨(dú)立完成課程設(shè)計(jì)做準(zhǔn)備。

2 項(xiàng)目實(shí)施

在項(xiàng)目實(shí)施階段，教師可以根據(jù)學(xué)生具體掌握程度在不改變主體內(nèi)容的前提下適當(dāng)調(diào)整具體要求。學(xué)生以小組為單位，共同制定項(xiàng)目實(shí)施計(jì)劃，分工協(xié)作完成整個(gè)項(xiàng)目。教師的指導(dǎo)主要圍繞幫助學(xué)生明確任務(wù)、理解設(shè)計(jì)方法、仿真調(diào)試等，并不涉及具體設(shè)計(jì)方案。

本加法計(jì)算器設(shè)計(jì)項(xiàng)目主要可以分解成四個(gè)子項(xiàng)目：①十鍵8421碼編碼器輸入電路設(shè)計(jì)(簡稱十鍵輸入電路設(shè)計(jì))；②四位二進(jìn)制加法器電路設(shè)計(jì)(簡稱加法器電路設(shè)計(jì))；③顯示譯碼電路設(shè)計(jì)；④判別電路設(shè)計(jì)。

在項(xiàng)目具體實(shí)施過程中，按照層次電路設(shè)計(jì)法，“自底向上”先分塊完成每個(gè)子項(xiàng)目的設(shè)計(jì)和仿真調(diào)試，再將各個(gè)子項(xiàng)目聯(lián)合仿真調(diào)試，完成設(shè)計(jì)。

2.1 十鍵輸入電路設(shè)計(jì)

該電路的主要功能是實(shí)現(xiàn)0-9十個(gè)加數(shù)的輸入。電路由單刀開關(guān)模擬按鍵；由編碼器74LS147實(shí)現(xiàn)十進(jìn)制到二進(jìn)制編碼，具體電路如圖2所示。為了調(diào)試需要，電路輸出端采用顯示譯碼器驗(yàn)證其準(zhǔn)確性。

圖2 十鍵8421碼編碼器輸入電路

2.2 加法器電路設(shè)計(jì)

根據(jù)設(shè)計(jì)要求，加法運(yùn)算需要采用四位二進(jìn)制加法電路。該電路有兩種實(shí)現(xiàn)方法：①采用一片集成全加器T692(或T283)即可實(shí)現(xiàn)，電路連接簡單，不再單獨(dú)展示；②采用分立全加器和半加器連接成串行進(jìn)位或并行進(jìn)位電路，實(shí)現(xiàn)加數(shù)A與B相加得和S，進(jìn)位位為CO，其中0權(quán)值最低，順次升高，依此設(shè)計(jì)的四位二進(jìn)制串行加法器電路如圖3所示。

圖3 四位二進(jìn)制串行加法器電路

若要進(jìn)一步鍛煉學(xué)生的組合邏輯電路設(shè)計(jì)能力，還可以讓學(xué)生采用全加器實(shí)現(xiàn)四位二進(jìn)制減法運(yùn)算，進(jìn)而完成減法計(jì)算器。

2.3 顯示譯碼電路設(shè)計(jì)

該電路的主要功能是實(shí)現(xiàn)加數(shù)、和的實(shí)時(shí)數(shù)字顯示。該電路由七段譯碼器74LS247和數(shù)碼管連接實(shí)現(xiàn)，利用共陽極數(shù)碼管實(shí)現(xiàn)的電路如圖4所示。

圖4 顯示譯碼電路

2.4 判別電路設(shè)計(jì)

由于圖3四位二進(jìn)制加法器電路直接輸出四位(有進(jìn)位時(shí)為五位)二進(jìn)制數(shù)，圖4電路對應(yīng)四位輸入能輸出十六個(gè)不同狀態(tài)，故能對應(yīng)地顯示0-9等一位十進(jìn)制數(shù)，并以A、B、C、D、E、F等字母代表數(shù)字顯示10-15二位十進(jìn)制數(shù)，為了將和的十位和個(gè)位分開顯示，需要在譯碼電路前用組合邏輯電路來構(gòu)成判別電路。具體步驟如下：

(1) 邏輯抽象。設(shè)輸入二進(jìn)制代碼權(quán)值由高至低分別為CO、S3、S2、S1和S0，輸出Y4(由于本設(shè)計(jì)只要求完成和為18以內(nèi)加法，十位只有0和1兩種狀態(tài))代表十進(jìn)制數(shù)的十位，Y3、Y2、Y1、Y0代表十進(jìn)制數(shù)的個(gè)位。

(2) 列真值表。真值表如表1所示。

(3) 寫邏輯式。根據(jù)真值表列寫邏輯式化簡結(jié)果如下式。

(1)

(4) 畫邏輯圖。由式(1)畫邏輯圖如圖5所示。

加法運(yùn)算的結(jié)果先通過判別電路分出十位和個(gè)位，然后分別進(jìn)行譯碼顯示。

表1 判別電路真值表

圖5 判別電路

3 項(xiàng)目延伸和評價(jià)

本項(xiàng)目還可結(jié)合數(shù)據(jù)分配器和時(shí)序邏輯電路部分的寄存器去除其中一套十鍵8421碼編碼器輸入電路，以進(jìn)一步改進(jìn)電路。

在完成設(shè)計(jì)任務(wù)后，學(xué)生除了提交Multisim12仿真源程序外，還需要完成設(shè)計(jì)報(bào)告，對項(xiàng)目的完成過程、收獲和體會進(jìn)行總結(jié)。為了保證每組的每個(gè)學(xué)生都參與到項(xiàng)目設(shè)計(jì)中，要求每組學(xué)生都參與答辯，由學(xué)生和教師一起對每組的完成情況進(jìn)行評判。某組學(xué)生的項(xiàng)目設(shè)計(jì)結(jié)果如圖6所示。

圖6 加法計(jì)算器電路

這種基于虛擬項(xiàng)目的教學(xué)方法和先“自頂向下”再“自底向上”的設(shè)計(jì)方法同樣也可以在時(shí)序邏輯電路等其它單元的電子技術(shù)教學(xué)中使用。

4 結(jié)語

本文將虛擬項(xiàng)目教學(xué)法應(yīng)用于組合邏輯電路教學(xué)中，以加法計(jì)算器為例借助仿真軟件Multisim12實(shí)施。通過連續(xù)兩學(xué)期在授課中實(shí)施虛擬項(xiàng)目教學(xué)，學(xué)生在“學(xué)中做，做中學(xué)”，變被動學(xué)習(xí)為自主學(xué)習(xí)，感受了研究的整個(gè)過程，不僅能更好地掌握專業(yè)技能，還體會到學(xué)習(xí)的樂趣，品味到成功的喜悅。

[1] 秦曾煌主編.電工學(xué)(下冊)[M].北京:高等教育出版社,2009.

[2] 張永存,谷俊峰,馬紅艷等.基于虛擬項(xiàng)目的教學(xué)模式在理論力學(xué)中的應(yīng)用研究[J].天津:實(shí)驗(yàn)室科學(xué),2013,16(5):5-8.

[3] 薛迎春,溫貽芳.高職院校虛擬項(xiàng)目教學(xué)模式的探索與實(shí)踐[J].蘇州:蘇州市職業(yè)大學(xué)學(xué)報(bào),2013,24(1):82-84.

Application of Visual Problem Based Learning in Teaching of Combinational Logic Circuit

CHU Li-na, LI Jian-zeng, ZUO Xian-zhang

(DepartmentofUnmannedAerialVehicle,OrdnanceEngineeringCollege,Shijiazhuang050003,China)

The application of Visual Problem Based Learning (VPBL) in the teaching of combinational logic circuit is elaborated in this paper. Gate circuit, coder, adder and encoder are used comprehensively in the add calculator analysis and design. Teaching practice showes VPBL based on the Multisim12 simulation software can improve students′ self-learning ability and innovation ability.

teaching methodology; combinational logic circuit; VPBL; Multisim12

2015-07-13;

2015-11- 10

2015年軍械工程學(xué)院教學(xué)立項(xiàng)(JXLX1552)2016軍械工程學(xué)院教學(xué)研究課題(Jxlx1657)

褚麗娜, (1983-), 女, 碩士, 講師, 主要從事電子信息方面教學(xué)與科研,E-mail:chulina02@sina.com

TP391

A

1008-0686(2016)03-0100-04