神克樂，虞志剛，白　宇

(1.清華大學(xué)計(jì)算機(jī)系，北京100084; 2.清華大學(xué)軟件學(xué)院，北京100084)

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基于TSV綁定的三維芯片測試優(yōu)化策略

神克樂1，虞志剛1，白宇2

(1.清華大學(xué)計(jì)算機(jī)系，北京100084; 2.清華大學(xué)軟件學(xué)院，北京100084)

摘要：本文提出一種三維片上系統(tǒng)(3D SoC)的測試策略，針對(duì)硅通孔(TSV，Through Silicon Vias)互連技術(shù)的3D SoC綁定中和綁定后的測試進(jìn)行優(yōu)化，由于測試時(shí)間和用于測試的TSV數(shù)目都會(huì)對(duì)最終的測試成本產(chǎn)生很大的影響，本文的優(yōu)化策略在有效降低測試時(shí)間的同時(shí)，還可以控制測試用的TSV數(shù)目，從而降低了測試成本.實(shí)驗(yàn)結(jié)果表明，本文的測試優(yōu)化策略與同類僅考慮降低測試時(shí)間的策略相比，可以進(jìn)一步降低約20%的測試成本.

關(guān)鍵詞：SoC測試; 3D SoC;測試優(yōu)化;測試成本

1　引言

近些年隨著片上系統(tǒng)(SoC，System on Chip)的發(fā)展越來越快，片上系統(tǒng)已經(jīng)到了一個(gè)性能的瓶頸，主要是歸結(jié)于電路的延遲越來越大，功耗越來越高.為了延續(xù)摩爾定律［1］，三維(3D，3 Dimensional)集成技術(shù)日趨成為了一個(gè)很有前景的解決方案.首先，三維集成技術(shù)可以通過利用硅通孔(TSV，Through Silicon Via)互連來降低芯片的連線長度，從而降低電路延遲［2］;其次，由于連線長度的降低，芯片的功耗也下降了;最后，三維集成支持混合技術(shù)(mixed-technology)的實(shí)現(xiàn)，即不同層可以放置不同的工藝包括微電子機(jī)械系統(tǒng)、圖像傳感器等等，這樣更有利于混合工藝的片上系統(tǒng)的發(fā)展［4］.

三維片上系統(tǒng)(3D SoC)從連接關(guān)系分，可以有以下三種:面對(duì)面連接(face to face)，背對(duì)背連接(back to back)和面對(duì)背連接(face to back)［3］.所謂“面”，就是三維片上系統(tǒng)每一層金屬的那一面，而“背”就是電路的襯底，由于只有面對(duì)背支持超過兩層以上的三維集成，所以面對(duì)背連接是運(yùn)用最廣泛的.

三維集成電路從每一層晶片的實(shí)現(xiàn)方式來分有以下三種:(1)硬晶片(hard die):測試結(jié)構(gòu)已經(jīng)存在;(2)軟晶片(soft die):需要自己設(shè)計(jì)測試結(jié)構(gòu);(3)固晶片(firm die)，測試結(jié)構(gòu)部分已設(shè)計(jì)好.

雖然三維集成技術(shù)前景很好，但是，在這項(xiàng)技術(shù)成熟前，科學(xué)家和工程師們還需要應(yīng)對(duì)很多問題和挑戰(zhàn)，而其中對(duì)三維集成芯片的測試，被有些專家認(rèn)為是“第一挑戰(zhàn)”［5］.衡量測試好壞的重要因素就是測試成本［6］，而影響測試成本最重要的因素就是測試時(shí)間，因此，設(shè)計(jì)出一種優(yōu)化的測試結(jié)構(gòu)，降低測試時(shí)間，便可以降低測試成本，從而可以更早讓這項(xiàng)技術(shù)趨于成熟，進(jìn)入市場.

針對(duì)3D SoC的測試，業(yè)內(nèi)廣泛運(yùn)用的就是模塊化測試(modular testing)［7］.這種測試策略是將SoC里面的核(core)通過測試外殼(test wrapper)與周圍的邏輯電路隔離，然后運(yùn)用測試訪問機(jī)制(TAM，Test Access Mechanism)從核的輸入輸出端口傳遞測試激勵(lì)，并且將測試響應(yīng)傳輸給測試儀(ATE).而3D SoC的測試，比傳統(tǒng)的二維SoC測試更加復(fù)雜，首先是因?yàn)闇y試訪問機(jī)制需要穿越多層來傳輸測試激勵(lì)及測試響應(yīng)數(shù)據(jù)，因此必須有專門用于測試的TSV;其次，3D SoC有著復(fù)雜的測試流程，文獻(xiàn)［8］提出了廣泛應(yīng)用的3D SoC測試流程，包括了綁定前，綁定中和綁定后測試.

圖1展示了包含n層3D SoC的測試流程.第一列表示的就是綁定前測試(pre-bond testing)，即每層在綁定前都要單獨(dú)測試，第二列中的“層1 +2測試”到“層1 +2 +…+ n - 1測試”都是綁定中測試(mid-bond testing)，這是因?yàn)?D SoC在生產(chǎn)過程中，每一次新堆疊一層，都要測試一遍，用來保證堆疊過程中層與層之間的連接是無故障的，如果有故障，可以提前告知這個(gè)芯片是故障芯片，從而降低測試時(shí)間［13］.第二列最后一行即所有層綁定之后的測試稱為綁定后測試(post-bond testing).

二維SoC的測試優(yōu)化課題已經(jīng)有很多很好的解決方案［9，10］.然而，由于3D SoC的復(fù)雜性，傳統(tǒng)的方案不能適用在新的3D SoC上，因此，設(shè)計(jì)一種新的3D SoC的測試優(yōu)化策略顯得尤為重要.文獻(xiàn)［11］提出了一種針對(duì)TSV綁定后的測試優(yōu)化策略，通過這種策略，測試時(shí)間得到了降低，同時(shí)TSV的數(shù)目也在可控范圍內(nèi)，然而，這種策略并沒有考慮綁定中的測試優(yōu)化.文獻(xiàn)［12］通過改變?nèi)S芯片的堆疊次序來降低測試時(shí)間，雖然該文獻(xiàn)考慮了綁定中的測試優(yōu)化，但是卻沒有考慮改變堆疊次序會(huì)帶來TSV數(shù)目的提高，而TSV的數(shù)目，也會(huì)影響最終的測試成本.

因此，本文設(shè)計(jì)了一種新穎的3D SoC硬晶片(hard die)測試策略，主要貢獻(xiàn)包括:

(1)建立了總測試成本模型，同時(shí)考慮測試時(shí)間和用于測試的TSV數(shù)目對(duì)成本的影響;

(2)通過改變3D SoC的芯片堆疊次序，針對(duì)綁定前測試和綁定后測試都進(jìn)行了優(yōu)化，更好的降低了測試成本.

本文的組織形式如下，第2節(jié)給出了本文提出的方法，首先對(duì)測試優(yōu)化問題進(jìn)行定義，然后詳細(xì)闡述了本文提出的測試調(diào)度策略.所提的3D-SoC測試優(yōu)化策略評(píng)估與分析在第3節(jié)中展示.最后第4節(jié)總結(jié)全文.

2　所提的3D-SoC測試優(yōu)化策略

2.13D-SoC的測試模型

首先，本文給出3D SoC測試成本模型:

模型中，Cost是測試成本，t表示測試時(shí)間，tsv是用于測試的硅通孔數(shù)目，α是影響因子，取值在(0，1)之間，這個(gè)值可以由測試工程師設(shè)定，用來權(quán)衡測試時(shí)間和TSV數(shù)目對(duì)測試成本影響的大小.由于在實(shí)際工程中，TSV個(gè)數(shù)對(duì)測試成本的影響也是非常大的，所以α在設(shè)定的時(shí)候會(huì)非常小，以便于平衡TSV和測試時(shí)間對(duì)最終成本的影響.

因此，3D SoC測試優(yōu)化策略問題，就是給定三維芯片每一層的測試時(shí)間和測試引腳(test pin)，用于測試的TAM最大帶寬(TAM width).需要設(shè)計(jì)出一種優(yōu)化的測試策略，通過改變每一層的堆疊次序，以及每一次測試過程中的測試先后順序，最小化測試成本.

2.23D-SoC針對(duì)TSV綁定的測試流程

基于3D SoC的綁定前和綁定后測試流程如圖2所示，本文提出的策略分為兩個(gè)過程，首先是枚舉出該芯片的所有可能的堆疊次序，然后依次選擇其中的某一種堆疊次序，運(yùn)用如圖2所示的TestTimeOptimal算法對(duì)該堆疊次序的3D SoC進(jìn)行基于綁定中測試和綁定后測試的優(yōu)化，算出需要的測試總時(shí)間和用于測試的TSV數(shù)目，再通過式(1)的測試成本模型算出所需要的總測試成本，接著用同樣的策略將剩下來的其他堆疊次序都算出對(duì)應(yīng)的測試成本，最后選出成本最低的芯片堆疊次序.例如針對(duì)有三層的SoC，每一層放置一個(gè)核，核用1到3的數(shù)字編號(hào).列出所有可能的堆疊次序，即(1，2，3)，(1，3，2)，(2，1，3)，(2，3，1)，(3，1，2)和(3，2，1)六種，(1，2，3)表示SIC1放在最底層，SIC2放在次底層，SIC3放在最上層.首先針對(duì)(1，2，3)堆疊次序進(jìn)行測試，運(yùn)用TestTimeOptimal算法，最小化該堆疊的測試時(shí)間，同時(shí)計(jì)算出對(duì)應(yīng)的TSV數(shù)目，最后根據(jù)式(1)算出測試的總成本，接下來，剩下的5種堆疊次序也是以同樣的方式處理，最后，假設(shè)得到成本最低的那個(gè)堆疊次序是(2，1，3)，這個(gè)堆疊次序就被選為最佳的堆疊次序，同時(shí)給出該次序的測試總成本.2.3小節(jié)會(huì)針對(duì)圖2的流程圖中的TestTimeOptimal算法進(jìn)行詳細(xì)闡述.

2.33D-SoC針對(duì)TSV綁定的測試優(yōu)化策略

本節(jié)詳細(xì)介紹基于綁定中和綁定后的3D SoC測試優(yōu)化策略.由于本文基于硬晶體實(shí)現(xiàn)的3D SoC，所以每一層核的信息只包含測試該層的總時(shí)間和TAM的帶寬.

表1　測試算法的數(shù)據(jù)結(jié)構(gòu)

數(shù)據(jù)結(jié)構(gòu)每一層核的帶寬和測試時(shí)間會(huì)被存放在表1的數(shù)據(jù)結(jié)構(gòu)中.我們從表1中可以看到一個(gè)核不僅僅包含了其帶寬和測試時(shí)間，而且后面的三項(xiàng)是為了算法1而設(shè)置的.

算法1適用于3D SoC綁定中和綁定后的測試時(shí)間的優(yōu)化計(jì)算.測試的開始時(shí)間設(shè)為0，其中第3行的變量t是一個(gè)時(shí)間變量，表達(dá)了本次循環(huán)開始的時(shí)間，在此次循環(huán)結(jié)束之前會(huì)改變，然后進(jìn)入下一次循環(huán).行5 ～23是對(duì)每一個(gè)核進(jìn)行測試調(diào)度，直到所有的核都被測試就結(jié)束循環(huán).行6～12就是按照核測試時(shí)間遞減的順序給核分配TAM帶寬，當(dāng)TAM可供測試的帶寬不夠的時(shí)候，就結(jié)束此次循環(huán)的分配，將已經(jīng)分配的最早結(jié)束的核的帶寬釋放，并將最早結(jié)束的時(shí)間賦給變量t.

算法2是用來計(jì)算3D SoC綁定中和綁定后的總的測試成本，需要調(diào)用算法1.

算法2通過調(diào)用算法1，得到了每一次芯片測試中的綁定中測試時(shí)間和綁定后測試時(shí)間.然后根據(jù)本文提出的式(1)的測試成本模型，算出按此種次序堆疊的3D SoC測試總成本.由于在3D SoC中，測試引腳都是放置在最底層，所以TAM需要通過TSV來測試上層的核.

圖3是一個(gè)3層的三維SoC的例子，每一層放置一個(gè)核，TAM支持并行測試，我們從圖中可以發(fā)現(xiàn)，核3在最高層，測試需要通過TAM3這條線，而TAM3又要穿過中間那一層，所以需要層3與層2的TSV，加上層2與層1的TSV個(gè)數(shù)，即需要兩倍的核3的測試帶寬數(shù)，也就是算法2針對(duì)測試用的TSV數(shù)目的計(jì)算過程.

3　所提的3D-SoC測試優(yōu)化策略評(píng)估與分析

為了驗(yàn)證本文提出的3D SoC測試優(yōu)化策略，我們選用了ITC’02的基準(zhǔn)電路作為被測電路.

如表2所示，我們選取的被測電路是具有五層的3D SoC，這五個(gè)核還沒有完成堆疊，本文假設(shè)每層僅僅放置一個(gè)核，表2第3行的測試時(shí)間指的是單獨(dú)測試該核所需要的時(shí)間，第4行是指測試該核需要的帶寬數(shù).我們可以從表2中看出，測試帶寬并不完全與測試時(shí)間成正比.本文設(shè)計(jì)的算法是由C + +實(shí)現(xiàn)的，運(yùn)行在2.66GHz主頻的Intel處理器上，有4GB的內(nèi)存.所有的程序只需要幾毫秒鐘的執(zhí)行時(shí)間.

為了體現(xiàn)我們提出的測試優(yōu)化策略的優(yōu)勢(shì)，我們?cè)诒?和表4中將我們的策略和文獻(xiàn)［12］的策略(以下稱為基本策略)進(jìn)行對(duì)比.我們通過不斷的改變總的TAM帶寬數(shù)，來檢測本文的策略在不同環(huán)境下的性能體現(xiàn).

表2　被測電路信息

表3　實(shí)驗(yàn)結(jié)果對(duì)比與分析(α=5* 10-5)

表3和表4是在式(1)取不同α值時(shí)的實(shí)驗(yàn)結(jié)果對(duì)比，每一次運(yùn)行本文提出的算法僅需要5ms左右的時(shí)間.每張表的第1列就是測試儀提供的最大TAM帶寬，第2列是采用基本策略所獲得的最優(yōu)的芯片疊放次序，第3列是該策略最后的測試總成本.第4、5列對(duì)應(yīng)本文提出策略的效果，最后一列優(yōu)化的比例P是由式(2)計(jì)算得出的.

表4　實(shí)驗(yàn)結(jié)果對(duì)比與分析(α=1* 10-5)

由式(2)可以看出，P是用來表示本文的方法較基本策略降低了更多成本的百分比.

通過分析兩張表的結(jié)果，我們觀察到的第一個(gè)現(xiàn)象是，本文提出的測試策略較基本策略都有所提高，隨著TAM最大帶寬越來越大，本文提出的策略不僅獲得了更低的測試總成本，且優(yōu)化的效果越來越好，表3中本文的策略比基礎(chǔ)策略最高多降低了18.95%的測試成本，而表4也最高多降低了10.07%的測試成本.

第二個(gè)分析現(xiàn)象是α的取值對(duì)最終的對(duì)比效果有影響，之所以將α取很小的值，是因?yàn)槭?1)中測試時(shí)間較TSV數(shù)目大了幾個(gè)數(shù)量級(jí)，這樣取值可以平衡兩者對(duì)最終測試成本的影響.

4　結(jié)論

本文提出了基于3D SoC綁定中和綁定后的測試策略，這種策略結(jié)合了改變芯片堆疊的次序，可以有效的降低測試時(shí)間.由于測試時(shí)間和用于測試的硅通孔(TSV)數(shù)目都對(duì)最終的測試成本有很大的影響，所以本文提出了一種測試成本模型，可以同時(shí)考慮以上兩者的影響，最終達(dá)到了最大化的降低測試總成本的目的.實(shí)驗(yàn)結(jié)果證明我們提出的測試策略較同類的策略，可以更好的降低測試成本.

參考文獻(xiàn)

［1］P GARROU，et al.Handbook of 3D Integration: Volume1-Technology and Applications of 3D Integrated Circuits［M］.New York: John Wiley＆Sons，2011.

［2］ERIC BEYNE，et al.3D system integration technologies［A］.IEEE International Conference on Integrated Circuit Design and Technology［C］.Washington，DC，USA: IEEE Computer Society，2007.1 -3.

［3］B BLACK，et al.3D processing technology and its impact on IA32 microprocessors［A］.Proceedings of the Computer Design VLSI in Computers and Processors［C］.Washington，DC，USA: IEEE Computer Society，2004.316 -318.

［4］XIE Y，et al.Design space exploration for 3D integrated circuits［J］.ACM Journal on Emerging Technologies in Computing Systems，2006，2(2): 65 -103.

［5］T VUCUREVICH.The Long Road to 3-D Integration: Are We There Yet？［R］.CA，USA: Cadence Berkeley Research Lab，2007.

［6］韓銀河，張磊，李曉維.三維芯片的測試技術(shù)研究進(jìn)展［J］.信息技術(shù)快報(bào)，2010，8(2):29 -35.HAN Yin-he，ZHANG Lei，LI Xiao-wei.Three-dimensional chip testing technology research［J］.Information Technology Letter，2010，8(2): 29 -35.(in Chinese)

［7］EJ MARINISSEN.A structured and scalable mechanism for test access to embedded reusable core［A］.Proceedings of the International Test Conference［C］.Washington，DC，USA: IEEE Computer Society，1998.284 -293.

［8］EJ MARINISSEN，et al.Testing 3D chips containing throughsilicon vias［A］.Proceedings of the International Test Conference［C］.Washington，DC，USA: IEEE Computer Society，2009.1 -11.

［9］GOEL S K，et al.Layout-driven SoC test architecture design for test time and wire length minimization［A］.Proceedings of Design，Automation and Test in Europe Conference and Exhibition［C］.Washington，DC，USA: IEEE Computer Society，2003.738 -743.

［10］E LARSSON，et al.A reconfigurable power-conscious core wrapper and its application to SoC test scheduling.Proceedings of Design［A］.Automation and Test in Europe Conference and Exhibition［C］.Washington，DC，USA: IEEE Computer Society，2003.1135 -1144.

［11］B NOIA，et al.Design-for-Test and Test Optimization Techniques for TSV-based 3D Stacked ICs［M］.New York: Springer，2014.181 -237.

［12］M PRADHAN，et al.Optimal stacking of SoCs in a 3DSIC for post-bond testing［A］.Proceedings of the 3D Systems Integration Conference［C］.Washington，DC，USA: IEEE Computer Society，2013.1 -5.

［13］M TAOUIL，et al.Test impact on the overall die-to-wafer 3D stacked IC cost［J］.Journal of Electronic Testing，2012，28(1): 15 -25.

神克樂男，1988年1月出生于江蘇省南京市.現(xiàn)為清華大學(xué)計(jì)算機(jī)系博士生.主要研究方向是三維集成電路測試.

E-mail: skl10@ mails.tsinghua.edu.cn

虞志剛男，1989年生于安徽省宿松縣.現(xiàn)為清華大學(xué)計(jì)算機(jī)系博士生.研究方向?yàn)椴⑿信c分布式計(jì)算、片上網(wǎng)絡(luò)路由.

E-mail: yuzg@ live.com

白宇男，1992年生于河北省衡水市.現(xiàn)為清華大學(xué)軟件學(xué)院碩士生，研究方向?yàn)閂LSI測試.

E-mail: hbbaiyu@126.com

Optimization Strategy for TSV-Based 3D SoC Testing

SHEN Ke-le1，YU Zhi-gang1，BAI Yu2
(1.Dept.of Computer Science，Tsinghua University，Beijing100084，China; 2.School of Software，Tsinghua University，Beijing100084，China)

Abstract:The optimization problem of three dimensional system on chip(SoC)needs to be solved before it enters the market.We propose a reconfigured test architecture optimization of TSV-based(Through Silicon Vias-based)3D SoC，and the optimization includes both mid-bond testing and post-bond testing.As both test time and the number of TSV for test impact the overall test cost，our proposed scheme can reduce overall test time，while controlling the number of TSVs.Experiment results show that our scheme achieves around 20%on the reduction of test cost compared with one baseline solution which only considers reducing test time.

Key words:SoC testing; 3D SoC; optimization; test cost

作者簡介

基金項(xiàng)目:國家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)課題(No.2009AA01Z129)

收稿日期:2014-09-05;修回日期: 2014-12-07;責(zé)任編輯:覃懷銀

DOI:電子學(xué)報(bào)URL：http: / /www.ejournal.org.cn10.3969/j.issn.0372-2112.2016.01.023

中圖分類號(hào)：TP391.76; TN407

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：0372-2112(2016)01-0155-05