沈　婧，薛海衛(wèi)

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

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基于DICE結(jié)構(gòu)的SRAM抗輻照加固設(shè)計(jì)

沈婧，薛海衛(wèi)

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

摘要：存儲(chǔ)單元的加固是SRAM加固設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)。經(jīng)典DICE單元可以在靜態(tài)情況下有效地抗單粒子翻轉(zhuǎn)，但是動(dòng)態(tài)情況下抗單粒子翻轉(zhuǎn)能力較差。提出了分離位線的DICE結(jié)構(gòu)，使存儲(chǔ)單元在讀寫(xiě)狀態(tài)下具有一定的抗單粒子效應(yīng)能力。同時(shí)，對(duì)外圍電路中的鎖存器采用雙模冗余的方法，解決鎖存器發(fā)生SEU的問(wèn)題。該設(shè)計(jì)對(duì)SRAM進(jìn)行了多方位的加固，具有很強(qiáng)的抗單粒子翻轉(zhuǎn)能力。

關(guān)鍵詞：SRAM加固；DICE；分離位線；單粒子翻轉(zhuǎn)

1　引言

在外層空間以及核爆等輻射環(huán)境中，單粒子效應(yīng)將引起集成電路本身?yè)p壞或存儲(chǔ)信息變化，從而導(dǎo)致整個(gè)系統(tǒng)崩潰，造成災(zāi)難性的后果。隨著工藝縮減，單粒子效應(yīng)對(duì)集成電路的損傷在持續(xù)增加。近年來(lái)，我國(guó)航天事業(yè)取得了迅速發(fā)展，對(duì)抗單粒子效應(yīng)加固的大規(guī)模集成電路提出了極大的需求[1]。

存儲(chǔ)器作為超大規(guī)模集成電路的主要產(chǎn)品，近年來(lái)發(fā)展非常迅速。目前SRAM不僅是用作計(jì)算機(jī)高速緩存的最大量揮發(fā)性存儲(chǔ)器，在航空、通訊、消費(fèi)類電子產(chǎn)品中也有著十分廣泛的應(yīng)用。因此，在航天航空事業(yè)飛速發(fā)展的今天，SRAM的抗輻照性能設(shè)計(jì)顯得至關(guān)重要。

為了解決單粒子翻轉(zhuǎn)效應(yīng)，傳統(tǒng)的方法是從特殊的輻射工藝線上進(jìn)行加固。但是，由于這種特殊的工藝線生產(chǎn)流程較復(fù)雜，而且輻照產(chǎn)品的需求量極低，使采用工藝加固進(jìn)行抗輻照設(shè)計(jì)的研究進(jìn)展較為遲緩。為了降低工藝的復(fù)雜度，同時(shí)滿足抗輻照性能的要求，電路級(jí)抗輻照加固設(shè)計(jì)的方法得到了快速發(fā)展。目前，常用的電路級(jí)抗單粒子翻轉(zhuǎn)技術(shù)有雙互鎖存儲(chǔ)單元（dual interlocked storagecell，DICE）技術(shù)[2～3]、三模冗余技術(shù)[4]（triple modular redundancy，TMR）等。

本文基于經(jīng)典DICE結(jié)構(gòu)，提出了一種將位線分離的DICE結(jié)構(gòu)。該結(jié)構(gòu)用于存儲(chǔ)單元不僅能在數(shù)據(jù)保持階段有效地抗單粒子翻轉(zhuǎn)，也能解決傳統(tǒng)DICE結(jié)構(gòu)在數(shù)據(jù)讀寫(xiě)過(guò)程中不能抗單粒翻轉(zhuǎn)的問(wèn)題。外圍電路中，綜合考慮存儲(chǔ)面積的大小以及與分離位線DICE單元使用的兼容性，本文采用鎖存器雙模冗余的結(jié)構(gòu)來(lái)進(jìn)行加固。

2基于DICE結(jié)構(gòu)的SRAM加固設(shè)計(jì)

2.1分離位線的DICE結(jié)構(gòu)

圖1所示為經(jīng)典的基于反饋機(jī)制的12管DICE存儲(chǔ)單元[5]，通過(guò)將4個(gè)反相器首尾相接，其中存儲(chǔ)節(jié)點(diǎn)分別與前一級(jí)NMOS和后一級(jí)PMOS相連接，使得正負(fù)存儲(chǔ)器數(shù)據(jù)都被冗余保存，一旦某個(gè)存儲(chǔ)節(jié)點(diǎn)發(fā)生單粒子翻轉(zhuǎn)，其連接的節(jié)點(diǎn)電壓只會(huì)影響前一級(jí)或者后一級(jí)的存儲(chǔ)節(jié)點(diǎn)，未被影響的那一級(jí)會(huì)對(duì)跳變的存儲(chǔ)節(jié)點(diǎn)的信息進(jìn)行恢復(fù)。

在數(shù)據(jù)保持狀態(tài)中，字線WL關(guān)斷，4個(gè)讀寫(xiě)管關(guān)斷，根據(jù)DICE工作原理，若有1個(gè)節(jié)點(diǎn)發(fā)生SEU，可以通過(guò)其他3個(gè)節(jié)點(diǎn)來(lái)恢復(fù)。在讀寫(xiě)過(guò)程中，字線打開(kāi)，4個(gè)傳輸管同時(shí)導(dǎo)通，存儲(chǔ)單元中的節(jié)點(diǎn)Q1、Q2 和Q1N、Q2N將通過(guò)位線兩兩連接在一起。只要其中有1個(gè)節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，其他3個(gè)節(jié)點(diǎn)都會(huì)通過(guò)傳輸管而發(fā)生翻轉(zhuǎn)。綜上所述，該結(jié)構(gòu)在讀寫(xiě)過(guò)程中發(fā)生翻轉(zhuǎn)的關(guān)鍵原因在于WL打開(kāi)使得讀寫(xiě)管與位線相連。因此，本文提出了一種分離位線的DICE結(jié)構(gòu)，如圖2所示。

圖2　位線分離的DICE存儲(chǔ)單元結(jié)構(gòu)

分離位線的DICE單元將4根位線各自獨(dú)立，原來(lái)通過(guò)位線相連接的N5、N7和N4、N6不再兩兩連接在一起，形成4條獨(dú)立的位線BL、BLN、BL1、BL1N，這樣，即使讀寫(xiě)管同時(shí)打開(kāi)，內(nèi)部節(jié)點(diǎn)也是相互隔離的，因此在讀寫(xiě)過(guò)程中也能防止發(fā)生SEU翻轉(zhuǎn)。

本文采用Cadence Spectre仿真工具，對(duì)位線分離的DICE存儲(chǔ)單元進(jìn)行功能仿真，仿真結(jié)果如圖3所示。

圖3　分離位線的DICE單元讀寫(xiě)仿真結(jié)果

從圖中可以看出，該仿真實(shí)現(xiàn)了寫(xiě)“1”、讀“1”的讀寫(xiě)功能，字線“WL”第一個(gè)高電平來(lái)時(shí)，位線“BL”把“1”寫(xiě)到了存儲(chǔ)點(diǎn)Q上，而在下一個(gè)字線脈沖來(lái)時(shí)，存儲(chǔ)的“1”數(shù)據(jù)使得位線BLN進(jìn)行放電。一旦靈敏放大器檢測(cè)到兩條位線上的電壓差便輸出相應(yīng)的邏輯值，完成了讀“1”操作。同樣的原理，寫(xiě)“0”和讀“0”也是如此。節(jié)點(diǎn)Q1、Q2和Q1N、Q2N兩兩雖沒(méi)有相互連接，但由于DICE結(jié)構(gòu)的對(duì)稱性，它們存儲(chǔ)的節(jié)點(diǎn)電壓是一致的，也就是說(shuō)BL0、BL0N與BL、BLN的結(jié)果是一致的。

2.2雙模冗余加固設(shè)計(jì)

外圍電路抗單粒子翻轉(zhuǎn)的加固在SRAM加固設(shè)計(jì)中也是必不可少的，對(duì)鎖存器加固一般采用雙模冗余或三模冗余的方法，相比而言，雙模冗余占用的資源比較少且速度快，但缺點(diǎn)就是如果出錯(cuò)將會(huì)輸出高阻態(tài)，如果不及時(shí)進(jìn)行刷新將導(dǎo)致輸出錯(cuò)誤。而SRAM中的寫(xiě)入、地址和輸出電路中鎖存器內(nèi)容在每一個(gè)周期都會(huì)進(jìn)行刷新，因此，選擇使用雙模冗余進(jìn)行加固是一個(gè)比較好的選擇。

本文以數(shù)據(jù)寫(xiě)入電路雙模冗余設(shè)計(jì)為例，圖4為SRAM傳統(tǒng)數(shù)據(jù)寫(xiě)入電路結(jié)構(gòu)圖。D為數(shù)據(jù)輸入端，WEN為寫(xiě)使能信號(hào)，D為數(shù)據(jù)輸入信號(hào)，當(dāng)WEN=1時(shí)，進(jìn)行寫(xiě)操作，數(shù)據(jù)進(jìn)行鎖存后發(fā)送到位線BL和BL_。由GTP作為控制信號(hào)的傳輸門(mén)和交叉耦合的反相器組成的鎖存器，一旦發(fā)生SEU，將會(huì)導(dǎo)致BL和BL_位線同時(shí)放電或者不放電，這樣寫(xiě)入的數(shù)據(jù)將會(huì)是一個(gè)不定值。

圖4　SRAM數(shù)據(jù)寫(xiě)入電路

雙模冗余加固后的寫(xiě)入電路如圖5所示。電路增加了一對(duì)存儲(chǔ)反相信號(hào)的鎖存器，這樣就產(chǎn)生了BL、BL_、BL1、BL1_共4根位線信號(hào)，當(dāng)其中某一個(gè)鎖存器發(fā)生錯(cuò)誤時(shí)，其他3個(gè)鎖存器還能提供正確的信號(hào)，結(jié)合考慮DICE結(jié)構(gòu)的工作機(jī)理，只要有3路信號(hào)正確就可以保證寫(xiě)入的數(shù)據(jù)是正確的。

圖5　雙模冗余加固的SRAM寫(xiě)入電路

3　單粒子效應(yīng)模擬仿真

本文采用Cadence的Spectre仿真軟件對(duì)分離位線的DICE單元以及雙模冗余加固的外圍電路進(jìn)行了抗單粒子模擬仿真。在半導(dǎo)體集成電路中，受到單粒子轟擊會(huì)產(chǎn)生大量的電荷，在電場(chǎng)的作用下形成脈沖電流，通常在仿真中采用向敏感節(jié)點(diǎn)注入一定寬度脈沖電流的方法來(lái)模擬單粒子轟擊[6～7]。

3.1寫(xiě)操作時(shí)的單粒子效應(yīng)模擬

在節(jié)點(diǎn)Q1和地之間加一個(gè)轟擊時(shí)間持續(xù)100 ps的電流脈沖來(lái)進(jìn)行SEU模擬，假設(shè)寫(xiě)操作時(shí)對(duì)Q1點(diǎn)寫(xiě)入“1”，一旦受到電流轟擊，Q1節(jié)點(diǎn)將不能進(jìn)行正常的寫(xiě)操作，節(jié)點(diǎn)Q1存儲(chǔ)的電荷將迅速放電，最終導(dǎo)致該節(jié)點(diǎn)的存儲(chǔ)值發(fā)生翻轉(zhuǎn)，下面分析了兩種DICE結(jié)構(gòu)在不同強(qiáng)度轟擊電流下的翻轉(zhuǎn)情況對(duì)比。

圖6為轟擊電流為40 mA時(shí)，各個(gè)節(jié)點(diǎn)的電壓變化波形圖。由圖6（a）和圖6（b）可以看出，雖然寫(xiě)“1”過(guò)程中Q1節(jié)點(diǎn)在電流轟擊時(shí)發(fā)生了翻轉(zhuǎn)，但由于轟擊電流較弱，兩種DICE單元均在電流轟擊結(jié)束之后迅速恢復(fù)到寫(xiě)“1”狀態(tài)。

圖7為轟擊電流增大至80 mA時(shí)，各個(gè)節(jié)點(diǎn)的電壓變化波形圖。由圖7（a）可以看出，Q1節(jié)點(diǎn)在進(jìn)行寫(xiě)“1”操作時(shí)受到了單粒子轟擊，Q1節(jié)點(diǎn)的值立即翻轉(zhuǎn)到“0”，并且在單粒子轟擊結(jié)束之后也未能恢復(fù)，寫(xiě)“1”操作出現(xiàn)錯(cuò)誤。圖7（b）是分離位線的DICE單元，Q1節(jié)點(diǎn)在電流轟擊之后迅速恢復(fù)到寫(xiě)“1”狀態(tài)。實(shí)驗(yàn)證明了SRAM在讀寫(xiě)操作時(shí)，分離位線的DICE單元能夠有效地抗單粒子翻轉(zhuǎn)。

3.2寫(xiě)入電路單粒子效應(yīng)模擬

圖8是分別對(duì)傳統(tǒng)的數(shù)據(jù)寫(xiě)入電路和雙模冗余加固的數(shù)據(jù)寫(xiě)入電路在工作過(guò)程中發(fā)生單粒子效應(yīng)的模擬波形。寫(xiě)電路在進(jìn)行寫(xiě)1操作時(shí)鎖存器受到單粒子轟擊，位線BL翻轉(zhuǎn)為0，BL_也為0，傳統(tǒng)DICE結(jié)構(gòu)Q1、Q2連接同一根位線，因此節(jié)點(diǎn)Q1、Q2的寫(xiě)入狀態(tài)同時(shí)出現(xiàn)錯(cuò)誤，兩個(gè)節(jié)點(diǎn)同時(shí)翻轉(zhuǎn)，DICE單元將無(wú)法恢復(fù)，結(jié)果如圖8（a）所示。而在雙模冗余加固電路中，盡管BL翻轉(zhuǎn)導(dǎo)致節(jié)點(diǎn)Q1發(fā)生錯(cuò)誤，但BL1、BL1_和BL_三路位線仍能保證Q2、Q2N、Q1N三個(gè)節(jié)點(diǎn)的狀態(tài)正確，在字線關(guān)斷之后，Q1的狀態(tài)也能通過(guò)DICE的恢復(fù)機(jī)制恢復(fù)到預(yù)期值，仿真結(jié)果如圖8 （b）所示。

圖6　I=40 mA、t=100 ps時(shí)的波形圖

圖7　I=80 mA、t=100 ps時(shí)的波形圖

圖8　數(shù)據(jù)寫(xiě)入電路受轟擊時(shí)的信號(hào)波形

4　結(jié)束語(yǔ)

通過(guò)對(duì)比分析仿真波形，基于分離位線的DICE結(jié)構(gòu)的SRAM存儲(chǔ)單元可以實(shí)現(xiàn)傳統(tǒng)SRAM具備的讀寫(xiě)性能。位線分離使得SRAM存儲(chǔ)單元在數(shù)據(jù)保持狀態(tài)以及數(shù)據(jù)讀寫(xiě)狀態(tài)時(shí)具備有效的抗單粒子翻轉(zhuǎn)特性，外圍電路的雙模冗余加固結(jié)構(gòu)也為SRAM的抗輻照能力提供了更有力的保障。

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沈婧（1988—），女，江蘇泰州人，碩士，研究方向?yàn)榭馆椪誗RAM設(shè)計(jì)。

Design of Radiation Hardened SRAM Based on DICE

SHEN Jing, XUE Haiwei
（China Electronics Technology Group Corporation No.58 Research Institute, Wuxi 214035, China）

Abstract：Cell hardened is an important part in the design of SRAM radiation hardened. The classic DICE unit possesses high efficiency of anti-SEU in the static state of SRAM，but it is incapable of resisting SET in the dynamic state. A separated-bit-line structure is proposed in the paper and this new memory cell has got the ability to immunize Single Event Transient in any working period besides anti-SEU. Furthermore a double module redundancy method is presented to resolve the upset in the peripheral circuits. SRAM with this new structure will get a strong ability of anti-Single Event Effects and high security of data for the multiple aspects of hardening design.

Keywords:SRAM hardening; DICE; separated-bit-line; single event upset

作者簡(jiǎn)介：

收稿日期：2015-12-9

中圖分類號(hào)：TN402

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1681-1070（2016）03-0026-05