摘 要： 由于PCI總線屬于并行總線，在數據傳輸的過程中，可能出現某個PCI設備故障或者無法產生響應信號，導致整個PCI總線系統(tǒng)癱瘓。為了解決這一難題，采用FPGA實現PCI總線硬件故障容錯技術，保證PCI總線在總線設備偶發(fā)故障或者設備無響應信號情況下，能夠恢復PCI總線傳輸功能，并有效地屏蔽故障的PCI設備。

關鍵詞： PCI總線； 硬件故障； 容錯技術； 數據傳輸

中圖分類號： TN911?34 文獻標識碼： A 文章編號： 1004?373X（2016）14?0035?04

Error tolerance technology for PCI bus hardware fault

JIANG Xin 1， TANG Chao2， BAI Chen1

（1. AVIC Xi’an Aeronautic Computing Technique Research Institute ， Xi’an 710068， China；

2. Military Representative Office at Xi’an Aeronautic Computing Technique Research Institute， Xi’an 710068， China）

Abstract： Since the PCI bus belongs to the parallel bus， a PCI device fault may occur or cause failure of response signal generation， which may result in paralysis of the entire PCI bus system during data transmission. That is why FPGA is used to realize the error?tolerant technology for PCI bus hardware fault to ensure that the PCI bus can recover its transmission function while the bus device occurs incidents or equipment has no response signal， and shield the PCI devices with fault effectively.

Keywords： PCI bus； hardware fault； error tolerance technology； data transmission

0 引 言

PCI總線（Peripheral Component Interconnect）是嵌入式計算機系統(tǒng)中最常使用的總線，但是由于PCI總線屬于時分復用的雙向應答總線，需要發(fā)起/應答信號間的相互配合，當PCI總線設備無響應的時候，PCI總線控制器就無法對其余的PCI設備進行正確的配置、讀寫等操作，會出現PCI總線時延較大，甚至總線癱瘓。

基于FPGA實現了一種硬件故障模式的PCI總線容錯技術，通過可編程邏輯實現PCI橋的IP核，使得PCI總線控制器與其他PCI總線設備進行數據通信，解決了由于某個PCI總線設備無響應后，出現的PCI總線周期較長或將整個總線處于等待狀態(tài)，并對故障設備進行隔離并恢復PCI總線數據傳輸功能。

1 PCI總線功能分析

1.1 PCI總線工作方式

PCI橋將CPU的數據與PCI設備的數據進行轉換，并向PCI總線上的所有的PCI主設備（PCI總線的發(fā)送方，Master）和PCI從設備（PCI總線的接收方，Target）提供地址映射。

PCI總線是地址/數據線復用的非智能總線，也是一種時分復用雙向應答總線[1]。PCI總線具有突發(fā)分組機制，總線傳輸協(xié)議步驟如下：

（1） 在PCI總線的地址周期中，PCI總線控制器通過C/BE[3：0]這4條PCI總線控制信號確定總線工作方式：I/O空間讀寫、存儲器空間讀寫、總線配置空間讀寫或總線信息廣播等；

（2） 通過REQ#和GNT#這2條PCI總線控制信號由仲裁機構確定總線的控制權；

（3） 在PCI總線的數據周期，根據步驟（1）的命令方式完成數據傳輸。

傳統(tǒng)的PCI總線結構如圖1所示。通過圖1的PCI總線拓撲連接方式，發(fā)現PCI總線屬于開放式連接，并無終端端接設備，這樣的連接方式，決定了PCI總線信號傳輸是通過反射波實現。

當PCI總線主設備的總線驅動器驅動總線信號，總線驅動器只是將該信號的電平驅動到協(xié)議要求的電平一半，當該信號傳輸到PCI總線從設備后，將該信號完全反射回來，完成該信號的電平疊加，達到PCI總線協(xié)議要求的電平[2]。

根據PCI總線的信號傳輸的工作方式，同一PCI總線的主設備和從設備的總線接口驅動器的輸入/輸出阻抗必須保持一致。

1.2 PCI總線信號分類

PCI總線主設備：獲取PCI總線主控權，能驅動地址/數據信號和控制信號，支持傳統(tǒng)方式的讀/寫操作，同時也能支持突發(fā)傳輸，執(zhí)行DMA操作，峰值數據率為132 MB/s，至少需要49根，比從設備多出的兩根信號線分別是REQ#和GNT#（用來進行總線仲裁）。

PCI總線從設備：不能獲取PCI總線控制權，只能被PCI主設備控制，被動接受主設備的讀寫操作，同時不支持DMA操作，至少需要47根信號線。

PCI總線信號描述如圖2所示[3]。

PCI總線信號線的長度有要求：所有信號（除CLK信號）的最大走線長度為1 500 mil（1 mil=25.4 μm），CLK信號線的長度為（2 500±100） mil。REQ#和GNT#是點到點信號，與總線信號在輸入建立時間和輸出有效時延上有差別。

將32 b的PCI總線，設定的最高工作頻率為33 MHz時，總線上的每一個信號在時鐘的上升沿到來之前，都有一定的建立時間和保持時間，在這個時間段內不允許信號跳變。一旦過了時鐘的上升沿，信號的值已經被設備采樣，輸入信號的建立時間<7 ns，輸出信號[3]滿足時鐘上升沿至輸出有效<11 ns，PCI總線主設備發(fā)出GNT#建立時間為10 ns，REQ#建立時間為12 ns。

2 PCI總線硬件故障模式分析

2.1 PCI總線硬件控制時序模式

PCI總線數據傳輸的整個過程是由主設備的FRAME#，IRDY#和從設備的TRDY#這三種信號相互配合完成，PCI總線數據傳輸分為3個階段：

（1） FRAME#標明了一個完整的PCI總線數據傳輸的開始和結束，在其有效后的第一個時鐘上升沿，主設備產生地址周期，分別在控制信號上傳輸總線命令和在地址/數據復用線上傳輸地址信息；

（2） 當下一個時鐘的上升沿時，標志為一個或多個數據周期，主設備的IRDY#有效，同時從設備的TRDY#有效，開始數據傳輸，若主從設備的這兩個信號無效，則PCI總線上主從設備可加入等待周期，等待主從設備產生有效的Ready信號；

（3） 最后一個數據周期開始時，在時鐘的上升沿，首先主設備的FRAME#處于無效狀態(tài)，保持主設備的IRDY#有效，等待從設備發(fā)出TRDY#無效，一旦TRDY#無效，標志著數據傳輸完成，同時主設備發(fā)出IRDY#無效，整個PCI總線數據傳輸完成，這時PCI總線的主設備釋放總線控制權。

不管是主設備的數據寫入從設備，還是主設備讀出從設備的數據，都離不開FRAME#，IRDY#和TRDY#三種信號的相互配合，這三種信號任意信號無響應都會造成PCI總線的無限等待或者鎖死，導致其他PCI設備無法正常響應，甚至PCI總線癱瘓。

PCI總線數據傳輸的終止過程要有主設備和從設備的相互配合，但是數據傳輸完成的最后一步需要由主設備發(fā)出IRDY#無效信號后完成。但是，不是任何一個開始或者即將開始的PCI總線數據傳輸都能夠正常完成，在PCI總線協(xié)議設計之初，就涉及到了PCI總線數據傳輸中止情況，分為主設備主動發(fā)出的傳輸終止和從設備主動發(fā)出的傳輸終止：

（1） 主設備發(fā)出的終止情況。當主設備的GNT#無效且其主設備內部延時計數器已滿，主設備強制FRAME#無效，同時產生IRDY#有效，同時從設備判定主設備提出傳輸中止請求，發(fā)出TRDY#有效，緊接著IRDY#無效，同時主設備IRDY#無效，滿足數據傳輸完成的條件（FRAME#和IRDY#都無效）?；蛘弋攺脑O備在FRAME#信號建立后的至少5個周期還沒有建立起DEVSEL#信號時，主設備將認為從設備沒有能力響應或者地址有誤且不能重復，而提前終止數據傳輸。

（2） PCI總線的某從設備處于非空閑狀態(tài)或者某設備處于互斥訪問的鎖定狀態(tài)，使得PCI從設備無法進行正常的信號響應或者由于從設備在其后來的等待時間內不能對主設備作出響應等原因，從設備向主設備發(fā)出STOP#信號以示請求終止，放棄本次PCI總線數據傳輸。

2.2 PCI總線容錯機制實現

根據PCI總線的傳輸中止和正常完成的特點，為了保證整個PCI總線不被主、從設備無法正常產生信號握手響應，而導致PCI總線掛死，在FPGA內部實現一個PCI的IP_Core，PCI錯誤控制狀態(tài)機和PCI標準接口。將FPGA作為一個帶有容錯機制的二級PCI?PCI透明橋模式控制器完成CPU與PCI設備之間的數據操作。

如圖3所示，在FPGA內部實現一個開放性的PCI_IPCore，它內部的信號控制是受PCI錯誤控制狀態(tài)機監(jiān)控，在PCI總線正常傳輸完成時，PCI總線信號不受PCI錯誤控制狀況干預，當PCI總線的傳輸沒有信號響應的時候，PCI錯誤控制狀態(tài)機接管FPGA內部主從設備的PCI_Interface接口的信號，模擬主從設備，給對方發(fā)出應該響應的信號，完成PCI總線傳輸中止的時序控制，同時在對應的FPGA內部寄存器（處理器PCI接口寄存器、PCI設備寄存器）中記錄PCI設備或者處理器的錯誤代碼，同時產生中斷，上報處理器，處理器進入中斷服務程序，并根據PCI設備的重要程度和PCI設備的主從特點，將按照以下三類情況，對PCI總線傳輸錯誤進行處理。

（1） 從PCI設備錯誤

處理器將標明ID號的PCI設備錯誤，通知系統(tǒng)控制單元，同時控制FPGA內的PCI錯誤控制狀態(tài)機，將此PCI設備的IDSEL信號進行無效處理，并把PCI設備狀態(tài)寄存器進行故障標明，提示PCI總線控制器不再訪問此PCI設備，以免造成PCI總線的二次掛死。

（2） 主PCI設備錯誤

處理器將標明ID號的PCI設備錯誤，通知系統(tǒng)控制單元，同時控制FPGA內的PCI錯誤控制狀態(tài)機，將此PCI設備的IDSEL信號進行無效處理，同時屏蔽該設備的GNT#，REQ#，IRDY#和FRAME#信號，并把PCI設備狀態(tài)寄存器進行故障標明，提示PCI總線控制器不再訪問此PCI設備，以免造成PCI總線的二次掛死。

（3） PCI總線控制器錯誤

FPGA內的PCI錯誤控制狀態(tài)機釋放主機的PCI接口信號，同時PCI_IPCore接管PCI總線控制器的角色，完成該次PCI總線操作，同時以高優(yōu)先級的中斷方式通知處理器，并將處理器的PCI接口故障以離散量的方式通知PCI總線主設備，并讓其暫時接管PCI總線。

FPGA內部的PCI錯誤控制狀態(tài)機的控制流程，如圖4所示。

3 PCI總線容錯機制驗證

基于物理的故障注入方法（硬件注入）[4]結合軟件故障注入方法[5]，向正在運行的PCI總線中注入故障，觀察FPGA內的PCI錯誤控制狀態(tài)的運行情況，是否能夠有效地處理3類型故障，并保證整個嵌入式設備不會因為PCI總線死等或者“掛起”，避免整個嵌入式系統(tǒng)癱瘓。PCI總線故障注入方式和PCI總線容錯機制控制的響應時間的驗證關系，如表1所示。

4 結 語

具有容錯處理能力的PCI總線能夠暫時接管總線或者恢復PCI總線的部分功能，以加速執(zhí)行高吞吐量、高優(yōu)先級的任務，增加了PCI總線的任務監(jiān)控，發(fā)現硬件故障和隔離，發(fā)起故障恢復操作，降低了整個嵌入式設備的PCI總線規(guī)劃難度和電路復雜程度，增加了嵌入式設備的可靠性。

表1 PCI總線容錯機制時效控制表

參考文獻

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