徐林峰，李　星

(中國電波傳播研究所青島分所，山東 青島　266107)

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基于ARM Cortex-M3微控制器與QDUC的嵌入式激勵器設(shè)計

徐林峰，李星

(中國電波傳播研究所青島分所，山東 青島266107)

摘要：為解決傳統(tǒng)激勵器設(shè)備體積大、成本高等問題，采用ARM Cortex-M3微控制器與QDUC方案設(shè)計了一種嵌入式激勵器；系統(tǒng)基于ARM Cortex-M3微控制器、以太網(wǎng)PHY與uIP TCP/IP協(xié)議棧構(gòu)建有線以太網(wǎng)實現(xiàn)與外部上位機(jī)之間的數(shù)據(jù)的收發(fā)，使用專用QDUC集成電路芯片對以太網(wǎng)傳送來的基帶數(shù)據(jù)進(jìn)行正交數(shù)字上變頻，產(chǎn)生任意波形射頻激勵信號；該方案具有環(huán)境適應(yīng)性強(qiáng)、尺寸小、結(jié)構(gòu)簡明、開發(fā)難度低、工作穩(wěn)定可靠、可擴(kuò)展性強(qiáng)等特點；試驗實測系統(tǒng)工作于UDP模式時最大可用基帶數(shù)據(jù)更新速率可達(dá)21.5 Mbps，輸出射頻信號載波頻率覆蓋DC～400 MHz，滿足實際工程需求。

關(guān)鍵詞：微控制器；正交上變頻器；激勵器；以太網(wǎng)

0引言

激勵器主要用于向雷達(dá)發(fā)射機(jī)、電子對抗等設(shè)備等提供各種激勵信號。傳統(tǒng)的激勵器設(shè)計方案是采用PCI、CPCI、VPX等標(biāo)準(zhǔn)總線計算機(jī)板卡的形式，依托通用計算機(jī)平臺實現(xiàn)信號的產(chǎn)生[1]。這種方案可靠性較高，但成本亦較高，且無法實現(xiàn)設(shè)備的小型化、便攜化。本文依據(jù)工程實際需求，采用將ARM Cortex-M3微控制器與QDUC(正交數(shù)字上變頻器)結(jié)合的技術(shù)方案，實現(xiàn)了一種低成本、小尺寸、可組網(wǎng)使用的嵌入式激勵器。

1系統(tǒng)功能與結(jié)構(gòu)

嵌入式激勵器以基于ARM Cortex-M3內(nèi)核的GD32F107VCT6(以下簡稱GD32F107)微控制器及QDUC為核心，配合以太網(wǎng)接口電路實現(xiàn)對以太網(wǎng)傳輸來的任意基帶數(shù)據(jù)的正交數(shù)字上變頻。

嵌入式激勵器系統(tǒng)組成如圖1所示。GD32F107與以太網(wǎng)PHY(物理層收發(fā)器)之間采用RMII模式連接，快速以太網(wǎng)發(fā)來的數(shù)據(jù)幀由以太網(wǎng)PHY處理后發(fā)送給GD32F107，由GD32F107解析后得到控制指令及實時的I路與Q路基帶數(shù)據(jù)，控制指令通過SPI串行口發(fā)送給QDUC，基帶數(shù)據(jù)通過并行數(shù)據(jù)接口逐幀發(fā)送給QDUC，由QDUC根據(jù)預(yù)先設(shè)置的參數(shù)將基帶數(shù)據(jù)上變頻生成期望的射頻模擬信號并送出。SD存儲卡用于用戶存儲以太網(wǎng)傳輸來的基帶數(shù)據(jù)，以備設(shè)備獨(dú)立工作時調(diào)取使用。

圖1　系統(tǒng)組成框圖

2硬件設(shè)計

2.1微控制器

GD32F107是一款基于ARM Cortex-M3 r2p1內(nèi)核的互聯(lián)型國產(chǎn)通用微控制器，其最高工作主頻108 MHz，具有單周期乘法器與硬件除法器，片上具有256kB FLASH、96kB SRAM、1個10/100 M以太網(wǎng)MAC(媒體訪問控制器)控制器、3個SPI串行口、80個GPIO等豐富的外設(shè)資源，并具有片上FLASH訪問零等待的特點[2]。GD32F107工作電源電壓為2.6～3.6 V，典型工作電壓為3.3 V。

2.2QDUC

QDUC主要功能是將輸入基帶數(shù)據(jù)進(jìn)行頻率變換、頻譜搬移, 即在數(shù)字域?qū)崿F(xiàn)混頻功能。本文設(shè)計中QDUC選用ADI公司生產(chǎn)的AD9957集成芯片。

AD9957將1個直接數(shù)字頻率合成器(DDS)、1個1GSPS 14位數(shù)模轉(zhuǎn)換器、時鐘乘法器電路、數(shù)字濾波器和其它DSP功能集成在單個獨(dú)立芯片上，具有32位頻率分辨率、14位相位分辨率，最高內(nèi)部系統(tǒng)時鐘為1 GSPS，可直接輸出高達(dá)400 MHz模擬射頻信號，可以在有線或無線通信系統(tǒng)中為數(shù)據(jù)傳輸提供基帶上變頻功能[3]。

AD9957工作電源分別為1.8 V與3.3 V，采用SPI串行口進(jìn)行配置編程，采用18位并行數(shù)據(jù)接口輸入I路與Q路基帶數(shù)據(jù)。其具有3種工作模式，分別為正交調(diào)制(QDUC)模式、DAC 插值模式、單音模式，該工作模式通過控制功能寄存器1 (CFR1)中的工作模式位進(jìn)行選擇。本文設(shè)計中，AD9957可以按照遙控指令工作于上述模式中的任意一種，當(dāng)工作于正交調(diào)制(QDUC)模式與DAC插值模式時，需要外部(以太網(wǎng)或SD存儲卡)提供基帶數(shù)據(jù)。

本文設(shè)計中AD9957采用外部10 MHz OCXO提供的單端10 MHz信號作為參考時鐘。AD9957內(nèi)部鎖相環(huán)將該參考時鐘倍頻作為系統(tǒng)時鐘(fSYSCLK)使用。

2.3以太網(wǎng)接口

GD32F107微控制器片上MAC兼容MII(媒體獨(dú)立接口)與RMII(精簡媒體獨(dú)立接口)兩種接口模式，這為以太網(wǎng)接口電路的設(shè)計提供了極大的便利。本文設(shè)計中以太網(wǎng)PHY選用TI公司DP83848I。DP83848I是一款單口10/100 Mb/s以太網(wǎng)PHY，支持MII/RMII接口模式，可與GD32F107微控制器無縫連接[2,4]。DP83848I與GD32F107之間采用RMII接口模式連接。電路原理如圖2所示。

圖2　以太網(wǎng)接口電路原理圖

需要注意的是，DP83848I需要通過預(yù)置上拉或下拉電阻的方式進(jìn)行模式、地址功能的設(shè)置。為使DP83848I工作于RMII接口模式，39腳MII_MODE應(yīng)通過電阻上拉至3.3 V電源，同時6腳SNI_MODE保持懸空(芯片內(nèi)默認(rèn)下拉)。此外DP83848I在上電復(fù)位時依照42腳PHYAD0(芯片內(nèi)默認(rèn)上拉)、43腳PHYAD1(芯片內(nèi)默認(rèn)下拉)、44腳PHYAD2(芯片內(nèi)默認(rèn)下拉)、45腳PHYAD3(芯片內(nèi)默認(rèn)下拉)、46腳PHYAD4(芯片內(nèi)默認(rèn)下拉)電平狀態(tài)決定其物理地址并寫入PHYCR寄存器中。在本文設(shè)計中，DP83848I的42腳、43腳、44腳、45腳、46腳未在片外配置上拉或下拉電阻(如圖2)，故其物理地址為0x01。

2.4VFD顯示屏

VFD顯示屏用于顯示設(shè)備工作狀態(tài)信息，其具有自發(fā)光、亮度高、可靠性高、環(huán)境適應(yīng)性好等特點。本文設(shè)計選用VFD顯示屏為雙葉M202SD16FA。M202SD16FA為點陣式真空熒光顯示屏，內(nèi)部集成控制驅(qū)動電路，可顯示2x20個字符，每個字符為5x8點陣。M202SD16FA具有i80接口模式、M68接口模式及串行接口模式3種數(shù)據(jù)接口，本文設(shè)計中采用i80接口模式。M202SD16FA工作電源為5 V，其工作溫度與存儲溫度范圍均為-40～+85 ℃。

2.5其他電路

本文方案中設(shè)計有SD存儲卡電路，用于存儲基帶數(shù)據(jù)。SD存儲卡采用SPI模式掛載于GD32F107微控制器的SPI3口上。

本文設(shè)計中電源轉(zhuǎn)換電路用于將外部DC12V電源轉(zhuǎn)換為+5 V、+3.3 V(數(shù)字)、+3.3 V(模擬)、+1.8 V(數(shù)字)、+1.8 V(模擬)共5路電源，供各電路單元使用。其中+3.3 V(模擬)與+1.8 V(模擬)專門用于AD9957集成芯片模擬電源供電。為保證AD9957所產(chǎn)生的射頻信號質(zhì)量，其模擬電源供電使用單獨(dú)的低壓差線性降壓穩(wěn)壓器轉(zhuǎn)換提供。

3軟件設(shè)計

3.1硬件初始化

硬件初始化主要工作是對GD32F107時鐘配置進(jìn)行初始化，對DP83848I進(jìn)行初始配置，對AD9957進(jìn)行初始配置。其關(guān)鍵流程描述如下：

1)修改配置文件中定義的HSE(外部高速時鐘)與當(dāng)前使用的時鐘頻率一致，本設(shè)計中GD32F107采用外部25 MHz有源晶振：

define HSE_VALUE ((uint32_t) 25000000)

2)在主程序中使能HSE，設(shè)置GD32F107片上外設(shè)時鐘，配置中斷，系統(tǒng)時鐘配置如下：

選擇鎖相環(huán)(PLL)時鐘源為HSE的一分頻，倍頻數(shù)為4，即鎖相環(huán)輸出頻率為100 MHz；

選擇GD32F107系統(tǒng)主時鐘SYSCLK的時鐘源為鎖相環(huán)時鐘輸出。

3)DP83848I各寄存器初始配置如下，工作模式為100 Mb/s全雙工，使能自動協(xié)商：

PHY_BMCR = 0x3100

PHY_ANAR = 0x01e1

PHY_ANNPTR = 0x2801

PHY_PHYCTRL = 0x8021

4)AD9957各寄存器初始基本配置如下，工作于QDUC模式，主時鐘400 MHz，使能反Sinc 濾波器，輸出信號頻率55.8 MHz：

CFR1(地址0x00)為0x00400002

CFR2(地址0x01)為0x01400000

CFR3(地址0x02)為0x1000c150

Profile 0(地址0x0e)高32位為0x1c91d14e

Profile 0(地址0x0e)低32位為0x23b645a2

需要說明的是，CFR3寄存器用于配置AD9957的主時鐘頻率等關(guān)鍵參數(shù)。選用低的時鐘頻率可以提高輸出射頻模擬信號的頻率分辨率及雜散抑制指標(biāo)，選用高的時鐘頻率則可以提高輸出射頻模擬信號的頻率上限。

3.2以太網(wǎng)協(xié)議棧設(shè)計

本文設(shè)計方案中以太網(wǎng)協(xié)議棧采用uIP協(xié)議棧。uIP是一種適用于小型嵌入式設(shè)備通信的TCP/IP協(xié)議棧，其采用C語言設(shè)計，并開放全部代碼。uIP 協(xié)議棧精簡了標(biāo)準(zhǔn)TCP/IP協(xié)議棧中不常用的功能，簡化了工作流程，其設(shè)計重點著眼于IP、TCP和ARP等協(xié)議的實現(xiàn)。其硬件處理層、協(xié)議棧層和應(yīng)用層共用一個全局緩存區(qū)，不存在數(shù)據(jù)的頻繁拷貝，且發(fā)送和接收都是依靠該緩存區(qū)實現(xiàn)，實際使用中可極大地節(jié)省存儲空間和處理時間。uIP協(xié)議棧支持多個主動連接和被動連接并發(fā)，對數(shù)據(jù)的處理采用輪循機(jī)制，不需要操作系統(tǒng)的支持[5]。

圖3　uIP體系結(jié)構(gòu)

uIP協(xié)議棧通過接口函數(shù)與硬件處理層及應(yīng)用層業(yè)務(wù)程序通信，其體系結(jié)構(gòu)如圖3所示。 uIP提供3個接口函數(shù)給底層硬件處理層，分別是uip_input()、uip_periodic()、uip_init()，其中uip_input()用于處理輸入包，uip_periodic()處理周期計時事件，uip_init()用于初始化協(xié)議棧偵聽端口及關(guān)閉所有連接。

主程序需要進(jìn)行如下初始化操作：

1)DP83848I 驅(qū)動接口初始化和uIP初始化；

2)設(shè)置本機(jī)IP地址、網(wǎng)關(guān)IP地址、子網(wǎng)掩碼。

當(dāng)DP83848I從以太網(wǎng)接收到數(shù)據(jù)后產(chǎn)生中斷，主程序需從DP83848I讀取一個IP數(shù)據(jù)包，并得到數(shù)據(jù)長度：

uip_len = tapdev_read();

然后對前述數(shù)據(jù)包進(jìn)行校驗并處理：

if(BUF->type == htons(UIP_ETHTYPE_IP))

{

/*去除以太網(wǎng)幀頭結(jié)構(gòu)，更新ARP表*/

uip_arp_ipin();

/* IP包處理*/

uip_input();

3) 將液壓油管路上的90°直角彎頭全部換成平滑過渡的大彎頭,從流體力學(xué)的角度看，平滑的大彎頭產(chǎn)生的壓損小于直角彎頭所產(chǎn)生的壓損。

}

3.3通信協(xié)議

嵌入式激勵器需要上位機(jī)通過以太網(wǎng)輸入控制指令包及基帶數(shù)據(jù)包，兩種數(shù)據(jù)包的幀結(jié)構(gòu)定義如表1所示。

表1　指令包幀結(jié)構(gòu)

類型項：長度1字節(jié)，用于指明該數(shù)據(jù)幀為控制指令。

指令內(nèi)容項：長度16字節(jié)，用于存儲指令內(nèi)容，如用于設(shè)置工作頻率、實現(xiàn)工作模式切換、控制信號產(chǎn)生與停止等功能實現(xiàn)。

校驗項：長度2字節(jié)，用于數(shù)據(jù)校驗?；鶐?shù)據(jù)包幀結(jié)構(gòu)如表2所示。

表2　基帶數(shù)據(jù)包幀結(jié)構(gòu)

類型項：長度1字節(jié)，用于指明該數(shù)據(jù)幀為基帶數(shù)據(jù)。

包參數(shù)項：長度8字節(jié)，前4個字節(jié)為數(shù)據(jù)包總數(shù)，后4個字節(jié)為當(dāng)前數(shù)據(jù)包序號。

數(shù)據(jù)項：長度為n字節(jié)，n即數(shù)據(jù)長項值，用于存放基帶數(shù)據(jù)。

校驗項：長度2字節(jié)，用于數(shù)據(jù)校驗。

3.4程序流程

系統(tǒng)主程序流程如圖4所示。系統(tǒng)上電開機(jī)后，先進(jìn)行初始化操作，隨后在主循環(huán)中判斷是否有以太網(wǎng)數(shù)據(jù)包，如有則判斷是控制指令包還是基帶數(shù)據(jù)包并進(jìn)行進(jìn)一步處理。如果是控制指令包則解析后根據(jù)指令配置相關(guān)控制參數(shù)，如果是基帶數(shù)據(jù)包則解包后按包序號順序?qū)R后再通過并行數(shù)據(jù)接口定時寫入AD9957。當(dāng)前數(shù)據(jù)包處理完畢后，程序檢查處理TCP/UDP連接并更新ARP緩沖區(qū)，并等待下一個以太網(wǎng)數(shù)據(jù)包。

圖4　系統(tǒng)主程序流程圖

4系統(tǒng)測試

嵌入式激勵器網(wǎng)絡(luò)傳輸性能決定了數(shù)字上變頻基帶數(shù)據(jù)的更新速率，直接影響AD9957性能的發(fā)揮。使用QT編寫上位機(jī)測試軟件，在專用100 M Base-Tx快速以太網(wǎng)環(huán)境下，采用TCP與UDP兩種方式對嵌入式激勵器網(wǎng)絡(luò)傳輸性能進(jìn)行了長時間的穩(wěn)定性測試，測試數(shù)據(jù)如表所示。

表3　傳輸速率統(tǒng)計表

表3中，最大穩(wěn)定傳輸速率指上位機(jī)與嵌入式激勵器之間所能穩(wěn)定實現(xiàn)的丟包率小于0.1%時的傳輸速率。測試數(shù)據(jù)表明，在TCP方式下基帶數(shù)據(jù)最高更新速率可達(dá)到8.2 Mbps，在UDP方式下基帶數(shù)據(jù)最高更新速率可達(dá)到21.5 Mbps。實際應(yīng)用時為保證基帶數(shù)據(jù)的更新速率，采用了UDP方式向嵌入式激勵器傳輸基帶數(shù)據(jù)。

本文設(shè)計中,為避免因基帶數(shù)據(jù)包丟失影響最終產(chǎn)生的射頻信號質(zhì)量,在上位機(jī)與嵌入式激勵器通信協(xié)議中引入了完善的應(yīng)答機(jī)制。對于上位機(jī)向嵌入式激勵器發(fā)送的以太網(wǎng)數(shù)據(jù)包，嵌入式激勵器在收到后都要予以回應(yīng)，如果上位機(jī)在發(fā)送完一個數(shù)據(jù)包后超過一定時間內(nèi)未收到嵌入式激勵器發(fā)回的應(yīng)答包，則進(jìn)行重發(fā)操作，如果重發(fā)3次仍未收到應(yīng)答包則自動中斷當(dāng)前任務(wù)。嵌入式激勵器在工作于QDUC模式下時，如果在一定時間內(nèi)未收到下一幀基帶數(shù)據(jù)包，則中止當(dāng)前工作任務(wù)，自動中斷射頻信號的產(chǎn)生，避免損壞后級功放或發(fā)射機(jī)等設(shè)備，并在VFD顯示屏顯示出錯信息。

實測嵌入式激勵器可產(chǎn)生DC～400 MHz射頻模擬信號。需要注意的是其所能產(chǎn)生的射頻模擬信號頻率上限與AD9957主時鐘配置有關(guān)，當(dāng)需要產(chǎn)生較高頻率射頻模擬信號時，AD9957的CFR3寄存器配置值必須根據(jù)其數(shù)據(jù)手冊確定。

采用上位機(jī)控制嵌入式激勵器工作于QDUC模式，工作頻率5.0 MHz，通過以太網(wǎng)提供一組脈沖線形調(diào)頻基帶數(shù)據(jù)，產(chǎn)生的射頻信號頻域波形如圖5所示。

圖5　脈沖線性調(diào)頻信號實測頻譜圖

5結(jié)語

本文以GD32F107微控制器與數(shù)字上變頻器AD9957為核心，采用成熟的快速以太網(wǎng)技術(shù)實現(xiàn)了嵌入式激勵器的設(shè)計，該激勵器具有成本低、結(jié)構(gòu)簡單、開發(fā)難度低等特點，便于實現(xiàn)設(shè)備的小型化、便攜化設(shè)計。測試數(shù)據(jù)表明，該設(shè)備可根據(jù)上位機(jī)提供的基帶數(shù)據(jù)產(chǎn)生任意波形射頻信號，性能較高、頻率范圍寬、靈活度高，可組網(wǎng)使用，滿足工程需求。

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A Design of Embedded Exciter Based on ARM Cortex-M3 Microcontroller and QDUC

Xu Linfeng, Li Xing

(China Research Institute of Radiowave Propagation, Qingdao266107, China)

Abstract:This paper reports a design of embedded exciter based on ARM Cortex-M3 Microcontroller and QDUC, in order to deal with the problem of traditional exciter system, for example it has large volume, higher cost, and so on. The design using the ARM Cortex-M3 microcontroller, Ethernet PHY and uIP TCP/IP protocol stack to build a wired network achieving data communication with the extern host control node. The system can generate arbitrary waveform RF excitation signal, by means of quadrature digital upward frequency conversion employing the baseband data received from the Ethernet using the QDUC ASIC. The design has the features of excellent adaptability to environment, small size, simple structure, easy to design, credible performance, strong scalability. Experiments show that the maximum available baseband data updating rate can be reached in UDP working mode is 21.5Mbps, and the RF signal carrier frequency covers the range of DC to 400MHz, which can meet the requirements of the project.

Keywords:microcontroller; QDUC; exciter; Ethernet

文章編號：1671-4598(2016)02-0182-04

DOI：10.16526/j.cnki.11-4762/tp.2016.02.050

中圖分類號：TP273

文獻(xiàn)標(biāo)識碼：A

作者簡介：徐林峰(1982-)，男，山東臨沂人，工程師，碩士研究生，主要從事嵌入式系統(tǒng)設(shè)計方向的研究。

收稿日期：2015-08-07；修回日期：2015-09-10。