杜文略 ，張亮紅 ，沈三民 ，劉文怡

（1.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原 030051；2.中北大學(xué) 電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，太原 030051）

在航空航天領(lǐng)域，遙測(cè)系統(tǒng)是航天測(cè)控通信系統(tǒng)的重要分系統(tǒng)。遙測(cè)系統(tǒng)擔(dān)負(fù)著“近測(cè)遠(yuǎn)傳”的任務(wù)，即在彈箭、飛船、衛(wèi)星等飛行器上安裝儀器，就近測(cè)量飛行器的相關(guān)參數(shù)，并通過(guò)傳輸媒介將參數(shù)傳遞到地面接收站。飛行器的測(cè)量參數(shù)包括模擬量參數(shù)、數(shù)字量參數(shù)、開(kāi)關(guān)量參數(shù)，這3類(lèi)參數(shù)統(tǒng)稱為遙測(cè)參數(shù)。對(duì)于驗(yàn)證飛行器的設(shè)計(jì)參數(shù)、故障診斷、故障隔離以及飛行器遙控調(diào)姿等功能的實(shí)現(xiàn)，遙測(cè)數(shù)據(jù)提供了重要的參考依據(jù)。

本設(shè)計(jì)來(lái)源于某飛行器“遙測(cè)數(shù)據(jù)存儲(chǔ)設(shè)備研制”項(xiàng)目，通過(guò)對(duì)多路遙測(cè)系統(tǒng)參數(shù)采集、傳輸、混合編碼、存儲(chǔ)等關(guān)鍵技術(shù)的研究，設(shè)計(jì)出一種能夠同步采集3路沖擊信號(hào)、1路RS-422 PCM信號(hào)以及1路LVDS高速圖像信號(hào)的數(shù)據(jù)記錄器。本數(shù)據(jù)記錄器的設(shè)計(jì)原理、設(shè)計(jì)過(guò)程及測(cè)試結(jié)果對(duì)相關(guān)設(shè)計(jì)具有一定參考意義[1]。

1 系統(tǒng)的總體結(jié)構(gòu)

數(shù)據(jù)記錄器由電源板和主控板組成，其結(jié)構(gòu)框圖如圖1所示。其中，+28 V由外部系統(tǒng)提供，電源板將28 V電壓濾波后轉(zhuǎn)換成5 V電壓提供給主控板；主控板負(fù)責(zé)具體的參數(shù)采集、編碼和存儲(chǔ)任務(wù)。

圖1 系統(tǒng)總體結(jié)構(gòu)Fig.1 Overall structure of the system

主控板以FPGA為控制核心，接收LVDS接口傳輸?shù)腖VDS圖像數(shù)據(jù)、RS232傳輸過(guò)來(lái)的碼同步信號(hào)和PCM數(shù)據(jù)、AD轉(zhuǎn)換后的3路沖擊信號(hào)以及啟動(dòng)信號(hào)、地面命令等數(shù)據(jù)，再將數(shù)據(jù)在FPGA內(nèi)編碼后存入NAND Flash芯片，同時(shí)可以將測(cè)試數(shù)據(jù)通過(guò)LVDS傳輸接口傳輸?shù)缴衔粰C(jī)進(jìn)行分析[2]。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 3路沖擊信號(hào)采集電路設(shè)計(jì)

3路沖擊信號(hào)為0～5 V的模擬量電壓信號(hào)，所以要經(jīng)過(guò)調(diào)理及AD采集電路將其轉(zhuǎn)換為數(shù)字信號(hào)傳輸給FPGA。要求單路采樣率不小于40 Hz，采樣精度16位。本設(shè)計(jì)選用TI公司的16位模數(shù)轉(zhuǎn)換芯片ADS8365，它采用單端+5 V供電、6通道同步采樣、差分輸入，具有高性能、低功耗等特點(diǎn)，當(dāng)參考時(shí)鐘最高為5 MHz時(shí)，該芯片的轉(zhuǎn)換時(shí)間為3.2 μs，此時(shí)的采樣率為最高的250 kHz，完全滿足設(shè)計(jì)要求。ADS8365的應(yīng)用電路如圖2所示。

圖2 AD8365采集電路Fig.2 AD8365 acquisition circuit

ADS8365的模擬信號(hào)輸入端有2種驅(qū)動(dòng)方式：?jiǎn)味溯斎牒筒罘州斎?。沖擊信號(hào)由OPA4340跟隨調(diào)理后，電壓范圍仍為0～5 V，為簡(jiǎn)化電路設(shè)計(jì)，沖擊信號(hào)采用單端輸入方式。選用CHB1、CHC0和CHC1這3對(duì)管腳作為沖擊信號(hào)的輸入端，此時(shí)每對(duì)管腳負(fù)端輸入電壓 （VCHX-）等于共模電壓（VCM）。 輸出參考電壓 REFOUT（Pin61）與輸入?yún)⒖茧妷?REFIN（Pin62）短接，設(shè)置輸入端參考電壓為VREF=+2.5 V，此時(shí)CHX+的電壓輸入范圍為-VREF+VCM～+VREF+VCM[3]。

2.2 PCM接收電路設(shè)計(jì)

數(shù)據(jù)記錄器接收地面測(cè)試設(shè)備發(fā)送的1路PCM數(shù)據(jù)，傳輸方式為RS-422差分同步傳輸。DS26C32是低功耗CMOS器件，具有噪聲容限寬、靜態(tài)功耗小等特點(diǎn)。在實(shí)際電路設(shè)計(jì)中要注意2個(gè)問(wèn)題：（1）考慮終端阻抗匹配。傳輸線的源端和終端阻抗不匹配會(huì)產(chǎn)生反射，引發(fā)信號(hào)震蕩、階梯效應(yīng)等問(wèn)題，影響信號(hào)傳輸效果。數(shù)據(jù)記錄器與地面測(cè)試設(shè)備之間的傳輸介質(zhì)為6類(lèi)雙絞線，根據(jù)其阻抗特性，在接收端選用100 Ω電阻作為終端匹配電阻，并以并聯(lián)方式接入電路；（2）不用的輸入管腳要接地。DS26C32是CMOS器件，而CMOS器件是電壓控制器件，輸入阻抗高，懸空的管腳易受外界噪聲干擾造成器件邏輯錯(cuò)誤或者柵極感應(yīng)靜電擊穿損壞器件。在本設(shè)計(jì)中，DS26C32的不用的差分輸入管腳通過(guò)一個(gè)4.7 k下拉電阻接地。PCM碼流接收電路如圖3所示[4]。

圖3 PCM數(shù)據(jù)接收電路Fig.3 PCM data receiving circuit

2.3 圖像接收模塊電路設(shè)計(jì)

LVDS傳輸接口采用低壓差分信號(hào)進(jìn)行傳輸，具有抗干擾能力強(qiáng)、傳輸速度快等優(yōu)點(diǎn)。根據(jù)技術(shù)參數(shù)要求，數(shù)據(jù)記錄器采用LVDS解串器SN65LV1224B來(lái)進(jìn)行LVDS圖像數(shù)據(jù)的接收。SN65LV1224B是一個(gè)并行總線10位的LVDS解串器，系統(tǒng)時(shí)鐘范圍10 MHz～66 MHz，兼容 DS92LV1023。 設(shè)計(jì)使用均衡器DS10BR150來(lái)改善這些情況。

DS10BR150是TI公司推出的一款單通道、高速LVDS均衡器，輸入兼容LVDS、CML和LVPECL 3種邏輯電平，輸出為L(zhǎng)VDS電平，芯片內(nèi)置了1個(gè)100 Ω終端電阻，降低輸入輸出的回波損耗，同時(shí)也減小了布板空間。LVDS圖像數(shù)據(jù)接收電路如圖4所示。

圖4 LVDS圖像數(shù)據(jù)接收電路Fig.4 LVDS image data receiving circuit

2.4 存儲(chǔ)模塊電路設(shè)計(jì)

設(shè)計(jì)選用SAMSUNG公司推出的4 GB NAND Flash存儲(chǔ)芯片K9WBG08U1M。K9WBG08U1M存儲(chǔ)空間為4 GB，內(nèi)部由2片完全相同的存儲(chǔ)陣列K9KAG08U0M組成，每片2 GB，片選通過(guò)片選信號(hào)CE1和CE2選定。每片由8192塊組成，每塊包含64頁(yè)，每頁(yè)存儲(chǔ)空間為4 KB+128 B，其中4 KB用來(lái)存放數(shù)據(jù)，128 B用于存放壞塊標(biāo)志、ECC碼等狀態(tài)信息。

在該存儲(chǔ)芯片內(nèi)部，塊是按照一定的規(guī)律排列的。塊地址映射如圖5所示，從圖中可以看出，存儲(chǔ)芯片中2片K9KAG08U0M具有相同的塊地址映射，因此對(duì)這2片K9KAG08U0M中的塊尋址還要使能片選信號(hào)CE1或CE2。每一片K9KAG08U0M中有8192個(gè)塊，這8192個(gè)塊按照地址被分為4個(gè)平面（Plane），每個(gè)平面有2048個(gè)塊，這4個(gè)平面又被分為2個(gè)組，第0平面和第1平面為一組，第2平面和第3平面為另一組，每個(gè)組包括4096個(gè)塊[5]。

圖5 K9WBG0U1M塊地址映射Fig.5 K9WBG0U1M block address mapping

表1是存儲(chǔ)芯片的管腳定義，其中I/O 0～I(xiàn)/O 7為命令總線、地址總線和數(shù)據(jù)總線復(fù)用端口，當(dāng)對(duì)芯片進(jìn)行操作時(shí)，需要FPGA設(shè)置CLE或ALE信號(hào)，才能讓Flash正確識(shí)別I/O端口數(shù)據(jù)屬性。K9KAG08U0M容量為2 GB，尋址空間為13位列地址×19位行地址。列尋址可以確定字節(jié)位置，行尋址可以確定頁(yè)位置，這個(gè)尋址方式可以確定一個(gè)字節(jié)在整個(gè)存儲(chǔ)空間的位置。向Flash寫(xiě)入地址需要2個(gè)寫(xiě)循環(huán)，寫(xiě)入行地址需要3個(gè)寫(xiě)循環(huán)，無(wú)論是寫(xiě)入列地址還是行地址，在最后一個(gè)寫(xiě)循環(huán)，有效地址位數(shù)總不夠8位，無(wú)效的地址位必須為低電平。

表1 K9WBG08U1M引腳功能表Tab.1 K9WBG08U1M pin function table

記錄器的存儲(chǔ)區(qū)容量為8 GB，要使用2片K9WBG08U1M存儲(chǔ)芯片。為了節(jié)約FPGA管腳資源以及緊湊化設(shè)計(jì)，設(shè)計(jì)選用2片4 G存儲(chǔ)芯片串行擴(kuò)展為8 G存儲(chǔ)器，擴(kuò)展結(jié)構(gòu)示意如圖6所示。在一片K9WBG08U1M連接到FPGA的基礎(chǔ)上，另一片K9WBG08U1M只把2個(gè)片選信號(hào)連接到FPGA，其他信號(hào)與第一片共用。

圖6 存儲(chǔ)容量擴(kuò)展示意Fig.6 Expansion of storage capacity

3 系統(tǒng)軟件邏輯設(shè)計(jì)

3.1 模數(shù)轉(zhuǎn)換邏輯設(shè)計(jì)

ADS8365有 6個(gè)模擬信號(hào)輸入通道，分為CH A、CH B和CH C 3組，每組各有1個(gè)控制信號(hào)HOLDA、HOLDB及HOLDC，控制信號(hào)置高時(shí)啟動(dòng)對(duì)應(yīng)組模數(shù)轉(zhuǎn)換。模數(shù)轉(zhuǎn)化值輸出有Address模式、Cycle模式和FIFO模式3種，A2 A1 A0是模式控制管腳。設(shè)計(jì)采用Cycle輸出模式，即A2 A1 A0=110，此時(shí)芯片循環(huán)把CH A0到CH C1通道的模數(shù)轉(zhuǎn)換值放到輸出寄存器中以供外部FPGA邏輯讀取。需要注意的是，盡管模擬輸入只占用了3個(gè)模擬通道，由于采用Cycle模式，每個(gè)循環(huán)FPGA邏輯仍需要依次讀取每個(gè)通道的模數(shù)轉(zhuǎn)換值。模數(shù)轉(zhuǎn)化時(shí)序如圖7所示。

圖7 AD轉(zhuǎn)換時(shí)序Fig.7 AD conversion timing diagram

在T1時(shí)間里，將HOLDX和CS信號(hào)拉低，開(kāi)始本次數(shù)模轉(zhuǎn)換；T2為數(shù)模轉(zhuǎn)換時(shí)間，在T2末期EOC信號(hào)出現(xiàn)了3個(gè)低電平，表示全部數(shù)模轉(zhuǎn)換完成；外部邏輯在T3時(shí)間里，按照Cycle模式要求，在讀時(shí)鐘下降沿依次讀取6個(gè)通道的電壓值；在T4時(shí)間里，對(duì)采集到的數(shù)據(jù)進(jìn)行編碼，并存入FIFO中。

3.2 圖像接收邏輯設(shè)計(jì)

接收的單幅圖像數(shù)據(jù)幀格式為320×512，幀速率20 ms/幀，幀數(shù)量不大于500幀，SN65LV1224B的同步時(shí)鐘為12 MHz，并行10位輸出，圖像數(shù)據(jù)接收時(shí)序如圖8所示。由幀格式可知，20 ms產(chǎn)生一幀圖像數(shù)據(jù)，大小為160 KB，LVDS接口傳輸160 KB的數(shù)據(jù)需要時(shí)間為16.38 ms，這表明圖像數(shù)據(jù)不能在整個(gè)傳輸過(guò)程中一直保持滿負(fù)荷傳輸狀態(tài)。而在使用LVDS接口進(jìn)行數(shù)據(jù)傳輸時(shí)，需要實(shí)時(shí)進(jìn)行數(shù)據(jù)同步，因此LVDS數(shù)據(jù)發(fā)送端在圖像數(shù)據(jù)傳輸?shù)拈g隙填充了無(wú)效數(shù)據(jù)（0100000000），以滿足對(duì)數(shù)據(jù)同步的要求。

圖8 圖像數(shù)據(jù)接收時(shí)序Fig.8 Time sequence of image data

LVDS圖像數(shù)據(jù)傳輸?shù)募s定為SN65LV1224B輸出的高2位表示狀態(tài)信息，低8位是數(shù)據(jù)。當(dāng)狀態(tài)信息是01、10或者11時(shí)，表示當(dāng)前接收到的是有效圖像數(shù)據(jù)，并存入對(duì)應(yīng)的FIFO中，如果是00，表示當(dāng)前接收到的是無(wú)效數(shù)據(jù)，不予處理。

3.3 片外流水線存儲(chǔ)邏輯設(shè)計(jì)

K9WBG08U1M有4種頁(yè)編程方法：?jiǎn)纹矫骓?yè)編程、交錯(cuò)單平面頁(yè)編程、雙平面頁(yè)編程和交錯(cuò)雙平面頁(yè)編程技術(shù)。其中交錯(cuò)雙平面的頁(yè)編程速度最快，理論值達(dá)到14.8 MB/s，為提高速率一般采用并行和流水線2種技術(shù)。并行技術(shù)實(shí)現(xiàn)了記錄速度提升，但是增加了不必要的存儲(chǔ)空間和主控芯片的I/O資源，同時(shí)也相應(yīng)增大記錄器體積。因此本設(shè)計(jì)使用片外流水線存儲(chǔ)技術(shù)，利用片選CE信號(hào)增加一級(jí)流水，實(shí)現(xiàn)寫(xiě)入速度的提高。

片外流水頁(yè)編程方式時(shí)序和流程分別如圖9和圖10所示。存儲(chǔ)芯片的8個(gè)平面分成4個(gè)組，當(dāng)?shù)谝唤M完成數(shù)據(jù)的加載，進(jìn)行編程操作時(shí)，開(kāi)始加載第二組數(shù)據(jù)，以此類(lèi)推，完成4組數(shù)據(jù)的加載。后續(xù)3個(gè)組的加載時(shí)間填補(bǔ)了第一組的編程時(shí)間，從而提高了寫(xiě)入速度。

圖9 片外級(jí)流水?dāng)?shù)據(jù)時(shí)序Fig.9 Time sequence diagram of the off stage flow data

圖10 片外級(jí)流水?dāng)?shù)據(jù)流程Fig.10 Flow chart of the outer stage flow

4 系統(tǒng)試驗(yàn)結(jié)果與分析

圖11 CE信號(hào)Fig.11 CE signal

圖11中信號(hào)為CE1信號(hào)，低電平寬度表示CE1片選時(shí)間tCE1=1.35 ms，由于片選信號(hào)在CE1和CE2之間切換，所以高電平時(shí)間表示CE2片選時(shí)間tCE2=1.35 ms。從片選信號(hào)時(shí)間角度，一個(gè)頁(yè)編程循環(huán)時(shí)間為tWCof 8 pages=tCE1+tCE2=2.7 ms。圖12中上方為RB1信號(hào)，下方為RB2信號(hào)，以RB1為參考對(duì)象，RB1的一個(gè)周期代表一個(gè)頁(yè)編程循環(huán)時(shí)間，圖中用已經(jīng)標(biāo)出一個(gè)RB1的周期tRB1of cycle=2.7 ms，因此tWCof 8 pages=tRB1of cycle。從而驗(yàn)證了流水線存儲(chǔ)技術(shù)的正確性。

圖12 RB1/RB2信號(hào)Fig.12 RB1/RB2 signal

5 結(jié)語(yǔ)

針對(duì)某飛行器遙測(cè)系統(tǒng)需求，設(shè)計(jì)了一種基于NAND Flash的彈載高速大容量數(shù)據(jù)記錄器。根據(jù)技術(shù)指標(biāo)要求，提出了數(shù)據(jù)記錄器的總體設(shè)計(jì)方案。數(shù)據(jù)記錄器以XC3S1400AN作為邏輯控制中心、K9WBG08U1M作為存儲(chǔ)芯片，接收上位機(jī)命令，采集3路沖擊信號(hào)、1路RS-422 PCM碼流、1路LVDS圖像數(shù)據(jù)，二次編幀后存入8 GB NAND Flash中，最高存儲(chǔ)速度可達(dá)19 MB/s，記錄完畢后，通過(guò)LVDS接口將數(shù)據(jù)回傳給上位機(jī)。重點(diǎn)介紹了數(shù)據(jù)記錄器的硬件電路設(shè)計(jì)、FPGA控制邏輯設(shè)計(jì)、片外2級(jí)流水交錯(cuò)雙平面技術(shù)及FPGA時(shí)序驗(yàn)證技術(shù)。該數(shù)據(jù)記錄器已成功應(yīng)用于某航天遙測(cè)系統(tǒng)中。

[1]馬志剛，劉文怡，凌偉.基于PCI和LVDS的高速數(shù)據(jù)存儲(chǔ)系統(tǒng)的設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2014，40（4）：80-84.

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