張 靜

(中國航空計(jì)算機(jī)技術(shù)研究所第6研究室，陜西西安 710119)

雷達(dá)信號處理系統(tǒng)是由不同功能的若干電路板組成，用于實(shí)現(xiàn)系統(tǒng)所需的各種功能。在最初的雷達(dá)信號處理系統(tǒng)設(shè)計(jì)中，采用多個(gè)不同的電路板，由此造成了雷達(dá)處理板具有研制周期長、可靠性差、不便于維修的問題。近年來，隨著高性能集成電路技術(shù)的成熟和超大容量現(xiàn)場可編程門陣列(FPGA)技術(shù)的快速發(fā)展，為設(shè)計(jì)一種多功能雷達(dá)信號處理板提供了可能。本文以雙FPGA+DSP為核心，采用系統(tǒng)電路完成雷達(dá)信號處理的不同功能。所設(shè)計(jì)電路板可通過編程應(yīng)用在不同的雷達(dá)上，實(shí)現(xiàn)雷達(dá)信號處理的不同功能［1－3］。

1 硬件系統(tǒng)設(shè)計(jì)框圖

該信號處理板以AD公司的ADSP－TS101為核心，采用DSP加兩片F(xiàn)PGA的系統(tǒng)結(jié)構(gòu)。FPGA集中了大量中小規(guī)模器件的功能，而DSP主要進(jìn)行信號處理。DSP和FPGA有各自的存儲(chǔ)器，二者之間通過Link數(shù)據(jù)鏈路連接的松耦合結(jié)構(gòu)，F(xiàn)PGA和上位機(jī)之間采用USB2.0連接，信號處理板包括一片F(xiàn)lash存儲(chǔ)器和兩片SRAM存儲(chǔ)器。Flash存儲(chǔ)器掛在DSP外部總線上，存儲(chǔ)DSP引導(dǎo)程序、DSP應(yīng)用程序和USB固件。SRAM用于存儲(chǔ)經(jīng)過預(yù)處理后的A/D采樣數(shù)據(jù)。信號處理板上有兩片F(xiàn)PGA，分別是信號處理FPGA(FPGA1)和接口控制FPGA(FPGA0)，F(xiàn)PGA1主要用于A/D數(shù)據(jù)采樣及信號處理，F(xiàn)PGA0主要用于實(shí)現(xiàn)信號處理板的接口控制。其優(yōu)點(diǎn)是處理電路快速緊湊，同時(shí)兼有軟件的靈活性。此外，可隨時(shí)對FPGA編程便于及時(shí)補(bǔ)救設(shè)計(jì)或運(yùn)行中的軟硬件問題，信號處理板系統(tǒng)結(jié)構(gòu)如圖 1 所示［4－6］。

圖1 信號處理板系統(tǒng)結(jié)構(gòu)圖

1.1 FPGA 電路的設(shè)計(jì)

信號處理板上有兩片F(xiàn)PGA，分別是信號處理FPGA(FPGA1)和接口控制 FPGA(FPGA0)，均采用Xilinx公司的Virtexii系列XC2V1000－4FG456I，高性能、高速度、低功耗的優(yōu)點(diǎn)使其成為FPGA芯片的首選。該器件有100萬系統(tǒng)門，1 280個(gè)CLB，40個(gè)18×18乘法器，1個(gè)工作時(shí)鐘內(nèi)即可完成乘法運(yùn)算，8個(gè)時(shí)鐘管理模塊，最大IO管腳是432個(gè)。FPGA配置的ROM采用XQ18V04實(shí)現(xiàn)。

FPGA1主要用于A/D數(shù)據(jù)采樣及信號處理，F(xiàn)PGA1的主要功能有:與ADC接口，以流水工作方式采集A/D數(shù)據(jù);對采樣的數(shù)據(jù)進(jìn)行預(yù)處理;控制SRAM的讀寫，將預(yù)處理后的數(shù)據(jù)存入SRAM內(nèi)，并控制DSP與FPGA通過乒乓操作模式分別讀/寫FPGA1外掛的兩片SRAM;與FPGA0進(jìn)行數(shù)據(jù)通訊。FPGA1電路示意圖如圖2所示。

圖2 信號處理FPGA電路示意圖

FPGA0主要用于實(shí)現(xiàn)信號處理板的接口控制，F(xiàn)PGA0的主要功能有:USB芯片控制和讀寫;接收USB接口發(fā)送的程序，通過Link向DSP加載程序;Flash存儲(chǔ)器控制;將DSP的外部總線轉(zhuǎn)換為ADSP－21060的Link端口，實(shí)現(xiàn)DSP與主通道DSP板的通訊;與FPGA1進(jìn)行數(shù)據(jù)通訊。FPGA0電路示意圖如圖3所示。

1.2 DSP芯片電路的設(shè)計(jì)

目前高性能DSP有多種，綜合比較各DSP的性能，ADPS－TS101主要有如下特性:內(nèi)核工作時(shí)鐘最高300 MHz，指令周期3.3 ns;提供最大1 500 Mflops運(yùn)算能力，具有兩個(gè)獨(dú)立的運(yùn)算單元，每個(gè)運(yùn)算單元包括ALU、乘法器、64位移位器、32×32 bit寄存器堆和數(shù)據(jù)分配緩沖區(qū)(DAB)，具有兩個(gè)獨(dú)立的運(yùn)算單元，每個(gè)運(yùn)算單元包括ALU、乘法器、64位移位器、32×32 bit寄存器堆和數(shù)據(jù)分配緩沖區(qū)(DAB)，內(nèi)部集成了6 Mbit的SRAM，6 Mbit的SRAM分為3個(gè)存儲(chǔ)塊，每塊2 Mbit，具有3個(gè)獨(dú)立的128位數(shù)據(jù)總線和3個(gè)32位地址線，分別連接到3個(gè)2 Mbit的內(nèi)部SRAM中，可以實(shí)現(xiàn)數(shù)據(jù)、指令的存取和I/O訪問，提供的內(nèi)部存儲(chǔ)器帶寬為 14.4 Gbit·s－1。

圖3 接口控制FPGA電路示意圖

ADSP－TS101的JTAG接口采用直接連接方式，未經(jīng)過驅(qū)動(dòng)，JTAG接口的TRST信號采用4.7 kΩ的電阻下拉，按照器件手冊要求，TRST信號在上電后必須保持低電平以確保JTAG接口工作正常，該信號在DSP內(nèi)部具有100 kΩ的上拉電阻，外部4.7 kΩ下拉電阻可以保證信號電平保持約150 mV，能夠滿足0.8 V的低電平閾值，保證JTAG接口能夠正常訪問［6］。

1.3 存儲(chǔ)電路設(shè)計(jì)

信號處理板存儲(chǔ)器包括一片F(xiàn)lash存儲(chǔ)器和兩片SRAM存儲(chǔ)器。Flash存儲(chǔ)器采用 AM29LV160BT，設(shè)計(jì)采用512×8 kbit的配置。Flash存儲(chǔ)器掛在DSP外部總線上，存儲(chǔ)DSP引導(dǎo)程序、DSP應(yīng)用程序和USB固件。系統(tǒng)上電時(shí)，DSP通過DMA搬運(yùn)Flash前1 kB的引導(dǎo)程序到DSP內(nèi)部存儲(chǔ)器，通過引導(dǎo)程序再搬運(yùn)其它應(yīng)用程序。

SRAM存儲(chǔ)器采用ACT－S512K32V，存儲(chǔ)容量為512×32 kbit。兩片SRAM均與FPGA1連接，SRAM用于存儲(chǔ)經(jīng)過預(yù)處理后的A/D采樣數(shù)據(jù)，DSP和FPGA以乒乓操作模式分別訪問兩片SRAM。

1.4 A/D采樣電路設(shè)計(jì)

信號處理板上有3路ADC轉(zhuǎn)換電路，輸入信號為單端2Vp－p信號，由同軸電纜輸入后經(jīng)運(yùn)放驅(qū)動(dòng)轉(zhuǎn)換為差分信號后進(jìn)入ADC芯片進(jìn)行采樣，采樣數(shù)據(jù)輸出到FPGA。

信號處理板采用高速差分低失真放大器SX8138MF和14位高速ADC芯片SAD9245MC/K，差分輸入可減小ADC的失真，設(shè)計(jì)中差分放大電路的增益為1。SX8138MF的差分輸出正負(fù)端和ADC的差分輸入正負(fù)端分別串接1個(gè)49.9Ω的電阻，這樣可減小ADC前端開關(guān)電容造成的影響。差分放大器輸入負(fù)端增加的523Ω電阻用于平衡信號源阻抗和50Ω端接電阻。

1.5 其他電路設(shè)計(jì)

信號處理板上USB接口電路由一片USB接口芯片CY7C68013、一片復(fù)位芯片LC706T和一片電源供電芯片LT1763組成，USB接口芯片掛在FPGA0上，完成與上位機(jī)的通信和調(diào)試加載等功能。信號處理板USB接口工作在從設(shè)備模式，USB接口電路由主設(shè)備通過USB電源供電，當(dāng)USB接口連接主設(shè)備時(shí)才能加電工作。

2 測試和分析結(jié)果

結(jié)合系統(tǒng)環(huán)境對某雷達(dá)信號處理板進(jìn)行測試，精度是雷達(dá)的主要考核指標(biāo)之一，包括角跟蹤精度和距離跟蹤精度。因此，文中用信號源仿真目標(biāo)對該信號處理板進(jìn)行測試，測試框圖如4所示。

圖4 測試原理框圖

表1 角誤差測試數(shù)據(jù)

表2 距離跟蹤測試數(shù)據(jù)

從測試結(jié)果看，該雷達(dá)信號處理板滿足了運(yùn)算能力強(qiáng)，精度高和穩(wěn)定性好的要求。

3 結(jié)束語

DSP+FPGA是目前實(shí)時(shí)信號處理系統(tǒng)中應(yīng)用廣泛的系統(tǒng)組成形式，提出了一種基于FPGA和DSP的高速數(shù)據(jù)采集處理系統(tǒng)設(shè)計(jì)方案，本系統(tǒng)處理電路快速、緊湊，還可以隨時(shí)對FPGA編程，以便及時(shí)修改設(shè)計(jì)或運(yùn)行中的軟硬件問題。該設(shè)計(jì)具有一定的通用性和可擴(kuò)展性，適合模塊化設(shè)計(jì)，同時(shí)開發(fā)周期短，系統(tǒng)易于維護(hù)和擴(kuò)展。

［1］楊建，鄧志清，高峰.基于FPGA的多功能雷達(dá)信號處理板硬件系統(tǒng)設(shè)計(jì)［J］.艦船電子對抗，2011，34(6):52－55.

［2］張靜，李自田，段曉峰.采用DSP+FPGA為核心實(shí)現(xiàn)DSP的高速并行處理系統(tǒng)［J］.科學(xué)技術(shù)與工程，2007，7(23):6214－6217.

［3］呂宇，吳嗣亮.DSP+FPGA實(shí)時(shí)信號處理系統(tǒng)中FPGA設(shè)計(jì)的關(guān)鍵問題［J］.微計(jì)算機(jī)信息，2005，21(5):80－81.

［4］高立寧，龍騰.基于TS201與FPGA的信號處理系統(tǒng)［J］.微計(jì)算機(jī)信息，2008(32):260－261.

［5］郭裕蘭，歐建平.基于Link口和 USB的數(shù)據(jù)傳輸設(shè)計(jì)［J］.信息與電子工程，2009，7(3):169 －172.

［6］鄧軻，范俊鋒，吝瑩.基于DSP+FPGA多通道單端/差分信號采集系統(tǒng)［J］.電子科技，2013，26(3):33 －34.