高 毅 韓振國 沈 華

（中航工業(yè)西安航空計算技術(shù)研究所，陜西 西安 710015）

數(shù)據(jù)鏈系統(tǒng)中高性能通信處理模塊的設(shè)計與實現(xiàn)

高 毅 韓振國 沈 華

（中航工業(yè)西安航空計算技術(shù)研究所，陜西 西安 710015）

通信處理模塊是某數(shù)據(jù)鏈系統(tǒng)中的關(guān)鍵模塊，負責(zé)系統(tǒng)中通信數(shù)據(jù)的采集和處理。文章從數(shù)據(jù)鏈的發(fā)展趨勢和需求出發(fā)，介紹了通信處理模塊的設(shè)計和實現(xiàn)，著重介紹了基于FPGA的8路RS422信號接口的設(shè)計實現(xiàn)與測試。

數(shù)據(jù)鏈；通信處理；RS422；FPGA

1 引言

現(xiàn)代聯(lián)合作戰(zhàn)中，海陸空各作戰(zhàn)單元之間要共享戰(zhàn)場態(tài)勢必須依靠數(shù)據(jù)鏈傳送海量信息和指令，從而實現(xiàn)指控系統(tǒng)和武器系統(tǒng)間的無縫連接，達成真正意義上的聯(lián)合作戰(zhàn)行動。通信處理模塊作為某型數(shù)據(jù)鏈系統(tǒng)的關(guān)鍵模塊主要負責(zé)處理系統(tǒng)中各個功能模塊間的RS422通信數(shù)據(jù)。

2 技術(shù)分析

數(shù)據(jù)鏈系統(tǒng)是現(xiàn)代高科技戰(zhàn)爭中獲取信息協(xié)同作戰(zhàn)的關(guān)鍵，通信處理模塊作為某型數(shù)據(jù)鏈系統(tǒng)中的關(guān)鍵模塊，負責(zé)處理系統(tǒng)中對外數(shù)據(jù)的通信，通信接口采用RS422串口通信協(xié)議，因其具有抗干擾能力強、通訊速率高、距離遠的特點，在數(shù)據(jù)鏈系統(tǒng)中得以廣泛應(yīng)用。

2.1數(shù)據(jù)鏈的發(fā)展及需求

隨著飛機、導(dǎo)彈、艦船等高機動武器的廣泛應(yīng)用，作戰(zhàn)方式的改變，作戰(zhàn)節(jié)奏的加快，單一的通訊方式已不能滿足現(xiàn)代化戰(zhàn)爭的需要。數(shù)據(jù)鏈首先應(yīng)用于地面防空和海軍艦艇之間隨后擴展至飛機，逐步實現(xiàn)了各軍種之間的，從各種傳感器到武力打擊的閉環(huán)。某型數(shù)據(jù)鏈系統(tǒng)包含了雷達、短波通信、導(dǎo)航和戰(zhàn)術(shù)話音通信等系統(tǒng)，各個系統(tǒng)通過RS422通信互聯(lián)，因此系統(tǒng)需要一款處理功能強大，體積小，接口眾多的通信處理模塊來完成系統(tǒng)內(nèi)各模塊的數(shù)據(jù)信息采集和處理工作。

2.2RS422協(xié)議簡介

RS422是一種常用的串口通信協(xié)議，通信只需要兩條信號線（RXD、TXD）就可以完成接收與發(fā)送的全雙工通信，其中TXD 是發(fā)送端，RXD 是接收端。信號線上有兩種狀態(tài)，可分別用邏輯1（高電平）和邏輯0（低電平）來區(qū)分。在發(fā)送器空閑時，數(shù)據(jù)線保持邏輯高電平狀態(tài)，發(fā)送器通過起始位來開始一個字符的傳送，起始位使數(shù)據(jù)線處于邏輯低電平狀態(tài)，提示接收器數(shù)據(jù)開始傳輸，數(shù)據(jù)位一般為8 位一個字節(jié)的數(shù)（也有6 位、7 位的情況），低位（ LSB）在前，高位（MSB）在后，校驗位一般用來判斷接收的數(shù)據(jù)位有無錯誤，一般是奇偶校驗，停止位在最后，用以標志UART一個字符傳送的結(jié)束，它對應(yīng)于邏輯1 狀態(tài)。

3 技術(shù)方案

3.1實現(xiàn)方式

傳統(tǒng)RS422接口多采用總線協(xié)議芯片加總線收發(fā)器的形式，這種形式集成度低、成本高，越來越不適應(yīng)航電系統(tǒng)小型化，輕量化，通用化的發(fā)展趨勢。本文介紹的通信處理模塊采用高性能處理器加大規(guī)模 FPGA的結(jié)構(gòu)實現(xiàn)了 8路RS422信號的采集和處理，有效減小的系統(tǒng)規(guī)模，降低了系統(tǒng)功耗，深度可調(diào)的數(shù)據(jù)緩沖有效的提高了系統(tǒng)處理效率。

通信處理模塊的基本功能框圖如圖 1所示，處理器實現(xiàn)422信號處理，通過處理器總線和橋接器連接；橋接器完成訪問控制，通過HLP總線訪問FPGA；FPGA通過邏輯實現(xiàn)8路標準RS422接口，線收發(fā)器完成信號轉(zhuǎn)換。對開發(fā)層來說，只需配置FPGA寄存器值就可以實現(xiàn)對RS422接口的控制。

圖1　RS422通信框圖

3.1.1處理器選型

通信處理模塊采用的處理器為MPC7447A，是PowerPC系列中的第四代高性能的處理器，主頻設(shè)置為650MHz，集成高性能、超標量處理器；11個獨立的執(zhí)行單元和3組寄存器類；32kbytes 指令Cache和32kbytes數(shù)據(jù)Cache；32位或36位地址線，64位數(shù)據(jù)線；整型數(shù)據(jù)類型有 8, 16, 和 32 位；浮點數(shù)據(jù)類型有 32 和 64 位；完全可以滿足數(shù)據(jù)鏈系統(tǒng)的處理需求。

3.1.2邏輯設(shè)計

FPGA內(nèi)部資源豐富，通過FPGA實現(xiàn)RS422雙異步端口電路功能及其控制可有效提高系統(tǒng)集成度，縮小體積，降低成本。

FPGA邏輯實現(xiàn)的 RS422異步端口電路功能等同于TL16C552芯片，但是通道數(shù)量達到8個，每個通道接收和發(fā)送FIFO達128B，在FIFO工作模式下，每個通道的接收發(fā)送FIFO深度可調(diào)節(jié)，從而減少CPU中斷查詢的頻率，提高系統(tǒng)效率。波特率從9600bps到921.6kbps可設(shè)。

FPGA同時還實現(xiàn)對RS422 通道的訪問控制，接收CPU的指令，對RS422通道進行初始化，將接收到的數(shù)據(jù)由CPU指定的通道輸出，輸出RS422中斷信號，提醒CPU接收相應(yīng)通道的總線數(shù)據(jù)。依據(jù)該設(shè)計原理，F(xiàn)PGA中提供了時鐘發(fā)生模塊、讀寫控制模塊、寄存器模塊、接收模塊、發(fā)送模塊、波特率生成模塊、中斷控制模塊，各模塊主要功能如下：

（1）讀寫控制模塊負責(zé)實現(xiàn)與CPU的通訊，所有內(nèi)部寄存器的讀寫都通過該模塊完成。

（2）寄存器模塊包括了本器件所有的內(nèi)部寄存器。

（3）接收模塊按照編程好的數(shù)據(jù)格式接收和檢驗串行數(shù)據(jù)的輸入，數(shù)據(jù)將根據(jù)編程模式被置入接收緩沖寄存器或者接收FIFO中。

（4）發(fā)送模塊負責(zé)發(fā)送寫入發(fā)送保持寄存器或發(fā)送 FIFO的數(shù)據(jù)，它為待發(fā)送數(shù)據(jù)添加必要的起始位、校驗位、停止位，這樣接收設(shè)備就可以進行正確的接收和校驗。

（5）波特率生成模塊根據(jù)分頻因子（從1到216-1）對波特率生成時鐘分頻，其結(jié)果將再被16分頻以產(chǎn)生波特率。

（6）中斷控制模塊根據(jù)FIFO的狀態(tài)和接收或發(fā)送的數(shù)據(jù)向處理器發(fā)出中斷信號。中斷標識寄存器將提供中斷等級。

圖2　RS422接口內(nèi)部功能模塊示意圖

3.1.3收發(fā)器

SM3490是一款低功耗收發(fā)器，可用于RS-422 等串行數(shù)據(jù)接口標準系統(tǒng)中，內(nèi)部有驅(qū)動和接收兩個模塊，與外部串行接口進行數(shù)據(jù)的傳輸，將外部的邏輯信號通過驅(qū)動器轉(zhuǎn)化為差分信號，再由接收器中的比較器將接收的差分信號耦合到比較器的輸入端，利用比較器將差分信號轉(zhuǎn)換為單端的邏輯電平信號。

3.1.4中斷控制

通信處理模塊的中斷控制主要由橋接器實現(xiàn)，橋接器采用TSI109，可以根據(jù)中斷源的特點設(shè)置中斷的優(yōu)先級、電平有效方式及中斷向量。中斷的優(yōu)先級可以通過軟件進行設(shè)置。中斷控制器示意圖見圖3。

中斷控制器支持4個外部中斷，4個PCI中斷，軟件中斷和內(nèi)部功能模塊中斷，F(xiàn)PGA實現(xiàn)的10路RS422產(chǎn)生一個中斷輸出掛接在Tsi109的外部中斷上，經(jīng)過中斷控制器處理產(chǎn)生處理器中斷。

圖3　中斷控制示意圖

4 RS422通信測試

4.1接收數(shù)據(jù)分析

以接收RS422數(shù)據(jù)為例，討論在8路RS422通道同時不間斷接收數(shù)據(jù)的極端情況下，波特率不同時是否會發(fā)生數(shù)據(jù)丟失。

RS422的FIFO大小為128字節(jié)，通過設(shè)置FPGA寄存器可設(shè)置為收滿108字節(jié)發(fā)送中斷。HLP總線頻率為133MHz，通信處理模塊的HLP讀周期設(shè)置為200ns，每次從FIFO中讀一個字節(jié)需讀一次狀態(tài)寄存器，取光一路FIFO內(nèi)的108字節(jié)需要43200ns。（200ns*108*2=43200s）

當(dāng)RS422波特率為115200即115200bit/S時，收滿108字節(jié)發(fā)送中斷需要9375000ns（108*10/115200=9375000ns）。9375000ns遠大于43200ns，由此可見從FIFO取數(shù)據(jù)要比收數(shù)據(jù)快的多。

假設(shè)8路RS422同時連續(xù)不斷的接收數(shù)據(jù)，當(dāng)一路FIFO收滿 108字節(jié)發(fā)送中斷后還可以接收 20字節(jié)數(shù)據(jù)（128-108=20），若在這20字節(jié)數(shù)據(jù)溢出之前處理器能收完其余 7路 FIFO內(nèi)的數(shù)據(jù)則不會發(fā)生數(shù)據(jù)丟失。當(dāng)波特率為115200時，裝滿20字節(jié)數(shù)據(jù)需1736000ns（20*10/115200），遠大于取光7路FIFO的時間302400ns（43200*7=302400ns）。即當(dāng)波特率為115200時，8路RS422同時接收數(shù)據(jù)，不會造成數(shù)據(jù)丟失。

同理，當(dāng)波特率設(shè)置為460800時，F(xiàn)IFO收滿108字節(jié)需要 0.002344000ns（108*10/460800=2344000ns），收滿 20字節(jié)需要347200ns（20*10/460800=434000ns），取光7路FIFO需要302400ns，收滿20字節(jié)的時間大于取光7路FIFO的時間，所以也不會造成數(shù)據(jù)丟失。

然而，當(dāng)波特率為921600時，依照此算法就只能支持5路RS422同時連續(xù)接收數(shù)據(jù)。

4.2測試方法

RS422通信測試主要以三種方式進行，自環(huán)繞方式，多串口卡方式，外環(huán)方式。

FPGA內(nèi)的RS422調(diào)制解調(diào)器控制器提供一個環(huán)繞自測試模式，可以對接收和發(fā)送通道進行簡單測試。當(dāng)調(diào)制解調(diào)器控制器的第四位被置位時，發(fā)送移位寄存器輸出接到接收移位寄存器的輸入端。調(diào)制解調(diào)器輸出控制信號內(nèi)部連接到調(diào)制解調(diào)器輸入控制信號。在環(huán)繞自測試方式中，發(fā)送的數(shù)據(jù)立即被接收。通過這種方式CPU可以檢查串行通道的發(fā)送和接收。

通過多串口卡加串口調(diào)試助手的測試方式可以排除RS422傳輸中電器性能和異步傳輸可能產(chǎn)生的問題。測試方法是，通過多串口卡接口1模擬一路RS422發(fā)送信號發(fā)往通信處理模塊串口1；串口1接收到數(shù)據(jù)后再將接收到的數(shù)據(jù)通過串口2發(fā)送回多串口卡接口2，比較接口1和接口2的數(shù)據(jù)，確認RS422通信收發(fā)正常。分別設(shè)置波特率為9600，115200，460800，通信處理模塊都能正常工作。

外環(huán)測試可以充分模擬用戶在使用中多串口大數(shù)據(jù)量傳輸?shù)那闆r，測試方式是將每一路串口的收發(fā)短接，編寫測試程序進行循環(huán)收發(fā)測試，設(shè)置波特率從9600到460800，通信處理模塊可正常工作。

5 小結(jié)

本文介紹了數(shù)據(jù)鏈系統(tǒng)中通信處理模塊的設(shè)計和實現(xiàn)，重點討論了基于FPGA的8路RS422信號的實現(xiàn)和測試。用FPGA實現(xiàn)數(shù)據(jù)通信，能夠減小系統(tǒng)規(guī)模，降低系統(tǒng)功耗，同時可調(diào)節(jié)大小的 FIFO也有效提高了處理效率避免了數(shù)據(jù)丟失。通信處理模塊已成功應(yīng)用于某海陸空數(shù)據(jù)鏈系統(tǒng)。

[1] 李肇慶,韓濤.串行端口技術(shù)[M].北京:國防工業(yè)出版社, 2004.

[2] 江思敏.VHDL 數(shù)字電路及系統(tǒng)設(shè)計[M].北京:機械工業(yè)出版社,2006.

[3] 劉璞,王春平,徐艷.基于 FPGA 的串口與鏈路口聯(lián)合通信設(shè)計與實現(xiàn)[J].計算機測量與控制,2014,22(2):903-913.

Design and implementation of high-performance communications processor module in Data Link system

High-performance communications processor module collects and processes communication data, it is the key module in Data Link system. This paper, starting with the development tendency and requirement of Data Link, describes the design and implementation of high-performance communication processor module, and puts emphasis on the implementation of 8 channel RS422 interface on FPGA.

Data Link;communications processor;RS422;FPGA

TN911

A

1008-1151(2015)10-0001-03

2015-09-11

高毅，供職于中航工業(yè)西安航空計算技術(shù)研究所，研究方向為計算機系統(tǒng)結(jié)構(gòu)。