江政泓 林 郁 黃志洪 楊立群 楊海鋼

①（中國科學(xué)院電子學(xué)研究所可編程芯片與系統(tǒng)研究室 北京 100190）

②（中國科學(xué)院大學(xué) 北京 100049）

面向AIC結(jié)構(gòu)的FPGA映射工具

江政泓①②林 郁①黃志洪①楊立群①②楊海鋼*①

①（中國科學(xué)院電子學(xué)研究所可編程芯片與系統(tǒng)研究室 北京 100190）

②（中國科學(xué)院大學(xué) 北京 100049）

探索新的現(xiàn)場(chǎng)可編程門陣列（FPGA）邏輯單元結(jié)構(gòu)一直是FPGA結(jié)構(gòu)研究的重點(diǎn)方向，與非邏輯錐（AIC）作為一種新的邏輯結(jié)構(gòu)成為FPGA新結(jié)構(gòu)的希望。然而實(shí)現(xiàn)高效且靈活的映射工具同樣是研究FPGA新結(jié)構(gòu)中的重點(diǎn)環(huán)節(jié)。該文實(shí)現(xiàn)了一個(gè)面向AIC結(jié)構(gòu)的FPGA映射工具，與當(dāng)前映射工具相比，具有更高的靈活性，能夠支持AIC結(jié)構(gòu)參數(shù)的調(diào)節(jié)，輔助支持進(jìn)行AIC單元結(jié)構(gòu)的探索改進(jìn)。同時(shí)，該文提出的AIC映射工具與原工具相比，面積指標(biāo)提高了33%～36%。

現(xiàn)場(chǎng)可編程門陣列；與非邏輯錐；映射

1 引言

在現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Arrays，F(xiàn)PGAs）的技術(shù)發(fā)展中，改善面積、性能和功耗等指標(biāo)一直是研究的重點(diǎn)［1］。很多新的嵌入模塊結(jié)構(gòu)和研究結(jié)果被不斷提出，例如嵌入式存儲(chǔ)器［2］（BRAM）和數(shù)字處理器單元（DSP）等，甚至功能更加強(qiáng)大的微處理器核心［3，4］（MCU）也被作為組件嵌入到FPGA芯片中。然而，查找表（Look-Up Table，LUT）作為FPGA的最基本最核心的單元，二三十年來卻沒有根本性的變化。

傳統(tǒng)的查找表通過合理的SRAM配置來實(shí)現(xiàn)特定功能，具有非常高的靈活性。對(duì)于一個(gè)K輸入的LUT，一共有2K個(gè)SRAM配置位，因此存在 22K種不同的配置方案，可以實(shí)現(xiàn) 22K種不同的功能。如此龐大的功能集合，可以實(shí)現(xiàn)K輸入下的任意邏輯功能，并且極大地簡(jiǎn)化了FPGA自動(dòng)流程CAD（Computer-Aided Design）中的映射過程。但是，傳統(tǒng)查找表具有如此強(qiáng)大的靈活性是以電路面積、延遲和功耗為代價(jià)的。學(xué)術(shù)界和工業(yè)界都一直研究如何有效地改善LUT結(jié)構(gòu)［57］-。

2012年，瑞士洛桑理工大學(xué)的Parandeh-Afshar等人提出了一種新的邏輯結(jié)構(gòu)來替代查找表作為FPGA的基本邏輯單元［8］，這種新的邏輯結(jié)構(gòu)稱為“與非邏輯錐”（And-Inverter Cones，AIC）。AIC邏輯單元在某些應(yīng)用電路的性能評(píng)價(jià)指標(biāo)上優(yōu)于查找表，成為查找表作為FPGA基本單元的有力挑戰(zhàn)者［9］。然而，在最新的研究［10］中發(fā)現(xiàn)，AIC邏輯結(jié)構(gòu)在實(shí)際的電路結(jié)構(gòu)中仍存在眾多的不足之處，仍有許多方面需要進(jìn)一步的研究和探索。

針對(duì)AIC的結(jié)構(gòu)特點(diǎn)以及未來的結(jié)構(gòu)探索需求，本文提出并實(shí)現(xiàn)了一款新的FPGA映射工具，與文獻(xiàn)［8，9］中所使用的映射工具相比較，新的映射工具具有以下特點(diǎn)：（1）支持查找表或者AIC邏輯單元兩種不同結(jié)構(gòu)FPGA的映射，同時(shí)還能實(shí)現(xiàn)兩種單元混合的異質(zhì)結(jié)構(gòu)FPGA的映射。（2）支持AIC邏輯單元的不同參數(shù)約束，能夠有效支持AIC邏輯單元的結(jié)構(gòu)參數(shù)探索。（3）與現(xiàn)有的AIC映射工具相比，新映射工具實(shí)現(xiàn)相同功能的用戶電路可以平均少使用33%的邏輯單元數(shù)，具有更好的面積指標(biāo)。

2 AIC邏輯單元結(jié)構(gòu)參數(shù)

文獻(xiàn)［8，9］中所采用的與非邏輯錐（AIC）結(jié)構(gòu)如圖1所示，是一種二進(jìn)制與非門樹，采用兩輸入與門和非門作為基本結(jié)點(diǎn)，每個(gè)與門的輸出都有一個(gè)多路選擇器（MUltipleXor，MUX）選擇是否對(duì)信號(hào)進(jìn)行反向，如A節(jié)點(diǎn)所示。通過多層級(jí)的與非門單元結(jié)構(gòu)的級(jí)聯(lián)，構(gòu)成了一個(gè)完整的與非門邏輯錐。為了提高與非門邏輯錐的靈活性，對(duì)每個(gè)邏輯錐的第1層可配置與非門進(jìn)行了強(qiáng)化，在與門的輸入端也增加了一組可配置MUX和非門單元，如B節(jié)點(diǎn)。同時(shí)，AIC單元結(jié)構(gòu)中的每一個(gè)A類型節(jié)點(diǎn)都能夠輸出到單元外部，因此，與傳統(tǒng)的查找表結(jié)構(gòu)相比，除了內(nèi)部結(jié)構(gòu)的不同，AIC單元結(jié)構(gòu)還有多輸入與多輸出的端口特征。

通過圖1中的結(jié)構(gòu)展示和以上對(duì)AIC單元結(jié)構(gòu)的描述，我們可以了解AIC具有多個(gè)不同的結(jié)構(gòu)參數(shù)，通過對(duì)這些結(jié)構(gòu)參數(shù)的實(shí)驗(yàn)探索，可以精簡(jiǎn)現(xiàn)有結(jié)構(gòu)的冗余，提高單元結(jié)構(gòu)的性能和面積指標(biāo)。表1總結(jié)了當(dāng)前AIC單元結(jié)構(gòu)中可以直接探索的結(jié)構(gòu)參數(shù)。

3 AIC邏輯單元的映射原理與實(shí)現(xiàn)

本文所采用的AIC映射工具是在伯克利的開源軟件ABC上實(shí)現(xiàn)的［11］，仍然采用傳統(tǒng)查找表的映射方法和流程，結(jié)合AIC邏輯單元的結(jié)構(gòu)特點(diǎn)，實(shí)現(xiàn)AIC邏輯單元的映射過程。

圖1 AIC邏輯單元結(jié)構(gòu)

表1 AIC單元的結(jié)構(gòu)參數(shù)

3.1 映射中的基本概念

對(duì)于任何一個(gè)邏輯電路的組合邏輯部分，都可以抽象成一個(gè)有向無環(huán)圖（Directed Acyclic Graph，DAG），圖中每一個(gè)結(jié)點(diǎn)v都代表一個(gè)邏輯門或者輸入/輸出端口，其中CIs （Combinational Inputs）代表組合邏輯電路的輸入端口（包括電路的原始輸入PI和電路中寄存器的輸出端口），COs （Combinational Outputs）代表組合邏輯電路的輸出端口（包括電路的原始輸出PO和電路中寄存器的輸入端口），node表示具有實(shí)際邏輯功能的邏輯門。

傳統(tǒng)映射算法的本質(zhì)就是使用割子圖（Cut）來對(duì)DAG圖進(jìn)行分割，將整個(gè)電路網(wǎng)絡(luò)劃分成一個(gè)個(gè)獨(dú)立的Cut，而每個(gè)Cut實(shí)際對(duì)應(yīng)成一個(gè)查找表單元，實(shí)現(xiàn)從門級(jí)網(wǎng)表電路到以查找表為單元的電路的轉(zhuǎn)變。一般習(xí)慣上，使用Cv代表以結(jié)點(diǎn)v為根節(jié)點(diǎn)的Cut，Input（Cv）代表Cut的所有輸入結(jié)點(diǎn)。在傳統(tǒng)的查找表結(jié)構(gòu)映射過程中，由于一個(gè)K輸入的查找表僅能實(shí)現(xiàn)K個(gè)輸入下的任意邏輯功能，因此，要求如果一個(gè)Cut滿足該端口數(shù)目約束條件，那么就稱該Cut為“K-feasible”。

3.2 基于枚舉方法的AIC映射算法

與傳統(tǒng)的窮盡枚舉映射方法不同，ABC工具采用的是Priority-Cuts算法。該算法在與傳統(tǒng)的窮盡枚舉算法相比，能夠在不損失性能和面積的前提下，有效地降低PC的內(nèi)存使用率，減少整個(gè)映射過程的運(yùn)行時(shí)間［12］。

3.2.1 枚舉過程（Cut enumeration）枚舉過程是整個(gè)映射算法的基礎(chǔ)，為網(wǎng)絡(luò)中所有的結(jié)點(diǎn) v生成Cuts，后續(xù)的前向遍歷和后向遍歷步驟以枚舉過程生成的Cuts為基礎(chǔ)，進(jìn)行篩選排序和遞歸組合等過程實(shí)現(xiàn)邏輯網(wǎng)表到 FPGA邏輯單元網(wǎng)表的轉(zhuǎn)換。Priority-Cuts算法中采用文獻(xiàn)［13］描述的方法來實(shí)現(xiàn)Cuts的枚舉過程。

在傳統(tǒng)的查找表映射中，要求所有的Cuts都是滿足輸入數(shù)目小于K的約束，即“K-feasible”。然而如圖1所示，對(duì)于AIC結(jié)構(gòu)來說，僅有輸入個(gè)數(shù)的約束是不夠的，因?yàn)?，D-AIC結(jié)構(gòu)中最多只有D層可配置與非門，如果一個(gè)Cut內(nèi)部包含的AIG（And-Inverter Graph）級(jí)數(shù)超過D就無法使用D-AIC單元來實(shí)現(xiàn)，因此，在輸入約束之外，AIC的Cut枚舉過程還需要增加一個(gè)Cut內(nèi)部AIG子圖的深度約束，即aigdepth（u∪v）≤D，稱之為“D-feasible”。

3.2.2 映射的前向遍歷（forward traversal）在傳統(tǒng)的映射方法中，Cuts的枚舉過程是獨(dú)立的，是首先計(jì)算出整個(gè)網(wǎng)絡(luò)中所有結(jié)點(diǎn)的所有符合輸入約束條件的Cuts，然后保存下來，再開始進(jìn)行前向遍歷過程，計(jì)算出每個(gè)Cut的邏輯深度和邏輯面積值，最終為每個(gè)結(jié)點(diǎn)v獲取其最優(yōu)的Cut，即BestCv。Cut的邏輯深度使用式（1）計(jì)算獲得，而邏輯面積使用經(jīng)典的“Area-Flow”方法進(jìn)行評(píng)估，由式（2）獲得

AIC映射工具在Priority Cuts算法前向遍歷方法的基礎(chǔ)上，增加了AIC結(jié)構(gòu)特有的約束，實(shí)現(xiàn)了AIC映射的前向遍歷過程。首先，每個(gè)結(jié)點(diǎn)不再保存所有的Cuts，而是僅保存排序后的前（4C≤C≤8）個(gè)有效Cuts。那么，根據(jù)3.2.1節(jié)中描述的Cuts枚舉方法，每個(gè)結(jié)點(diǎn)根據(jù)其扇入結(jié)點(diǎn)的Cuts集合進(jìn)行Cuts枚舉，如此，由于扇入結(jié)點(diǎn)Cuts集合的不完備，每個(gè)結(jié)點(diǎn)并未實(shí)現(xiàn)Cuts的窮盡枚舉，減小了程序的計(jì)算量，同時(shí)降低了內(nèi)存的占用。然而，Cuts集合的不完備并不會(huì)降低映射的性能［12］。其次，和傳統(tǒng)的查找表映射不同，除了要求Cuts符合輸入數(shù)目約束之外，還要符合Cuts內(nèi)部可配置與門級(jí)數(shù)約束（a igdepth （Cv）≤ D）。

3.2.3 映射的后向遍歷（backward traversal）

完成前向遍歷之后，電路網(wǎng)絡(luò)中的每個(gè)結(jié)點(diǎn)v均獲得了自己的BestCv及其對(duì)應(yīng)的邏輯深度和面積值。后向遍歷則以前向遍歷獲得的BestCv信息，完成邏輯網(wǎng)表到FPGA單元網(wǎng)表的最終轉(zhuǎn)換過程。

后向遍歷從電路網(wǎng)表的輸出（COs）開始，以反拓補(bǔ)順序向輸入端口（CIs）進(jìn)行。在整個(gè)后向遍歷的初始階段，整個(gè)網(wǎng)路中僅有輸出端口（COs）具有可見性，映射隊(duì)列（frontier）為空。然后，將COs加入映射隊(duì)列F，從F中取出一個(gè)結(jié)點(diǎn)，選擇該結(jié)點(diǎn)的BestCv作為該結(jié)點(diǎn)的映射方案（mapping solution），該BestCv將作為一個(gè)真實(shí)的AIC單元（或查找表）出現(xiàn)在最終電路中。而BestCv的輸入結(jié)點(diǎn)作為AIC單元（或查找表）的輸入端口，需要和其他的AIC單元（或查找表）進(jìn)行連接，因此，具有可見性，添加到映射隊(duì)列F中。最后，不斷地重復(fù)上述過程，直到映射隊(duì)列為空。

4 實(shí)驗(yàn)結(jié)果

本文在ABC程序的基礎(chǔ)上，進(jìn)行開發(fā)實(shí)現(xiàn)了一款全新的AIC映射工具。新映射工具能夠支持AIC邏輯層數(shù)，獨(dú)立輸入數(shù)目，最低輸出層次和有效輸出數(shù)目等參數(shù)的可配置，而原映射工具卻不支持，因此，僅采用6-AIC為對(duì)象進(jìn)行實(shí)驗(yàn)對(duì)比，比較兩個(gè)映射工具映射結(jié)果的面積和速度指標(biāo)。

實(shí)驗(yàn)從學(xué)術(shù)界公認(rèn)的兩個(gè)測(cè)試集VTR［14］和MCNC［15］中各挑選出5個(gè)具有代表性的電路作為實(shí)現(xiàn)的測(cè)試電路集。實(shí)驗(yàn)將測(cè)試電路輸入到新/舊映射工具中得到映射結(jié)果，然后再將映射結(jié)果送到VPR［14］程序中進(jìn)行物理綜合，最后得到一個(gè)面積和延時(shí)的數(shù)據(jù)值。面積恢復(fù)優(yōu)化是FPGA映射過程中用于減少面積的一種有效手段，常常在進(jìn)行首輪映射過程后，在進(jìn)行一次或多次帶有面積恢復(fù)優(yōu)化功能的映射迭代過程，從而改善映射結(jié)果的面積指標(biāo)。

4.1 不帶面積恢復(fù)（area-recovery）的實(shí)驗(yàn)對(duì)比

圖2展示了經(jīng)過新舊兩種映射工具映射后電路在關(guān)鍵路徑延遲和占用面積值上的比較。

從圖2的可以看出，和文獻(xiàn)［8，9］的映射工具相比，新映射工具在電路映射結(jié)果的性能指標(biāo)比原映射工具要略遜一籌，關(guān)鍵路徑延遲平均增加了4%。而圖2中展示的映射電路的面積指標(biāo)卻顯示出了完全不同的趨勢(shì)，新的AIC映射工具在所有的被測(cè)電路上都具有更優(yōu)的面積結(jié)果，新映射工具在映射結(jié)果的面積指標(biāo)上平均提高了35%。

仔細(xì)對(duì)兩個(gè)映射工具的電路映射結(jié)果進(jìn)行分析，得到以下結(jié)論：

（1）AIC單元結(jié)果具有多輸出的特性，新的映射工具在映射過程中采用貪婪算法，盡可能地去對(duì)AIC的輸出引腳進(jìn)行使用，大大提高了AIC單元的利用率，從而減少了最終映射結(jié)果中6-AIC單元的總數(shù)，提高了面積指標(biāo)。

（2）由于采用貪婪算法來提高AIC多輸出引腳的利用率，導(dǎo)致映射過程中忽略了其對(duì)關(guān)鍵路徑的影響，使得映射反向過程中造成關(guān)鍵路徑改變，從而導(dǎo)致關(guān)鍵路徑指標(biāo)的下降。

4.2 采用面積恢復(fù)優(yōu)化的實(shí)驗(yàn)對(duì)比

作為映射過程提高面積性能的重要手段，新的映射工具也支持采用面積恢復(fù)優(yōu)化功能來進(jìn)一步提高映射結(jié)果的面積指標(biāo)。圖3展示了新映射工具在開啟面積恢復(fù)優(yōu)化功能前后映射結(jié)果的對(duì)比。

從圖3的數(shù)據(jù)可以看出，面積恢復(fù)優(yōu)化功能確實(shí)能非常有效地提高映射結(jié)果的面積，與前一節(jié)中未使用面積恢復(fù)優(yōu)化功能的映射結(jié)果相比，面積恢復(fù)優(yōu)化功能平均提高了40%的面積指標(biāo)。如果對(duì)映射結(jié)果數(shù)據(jù)進(jìn)行深入分析，會(huì)發(fā)現(xiàn)與前一節(jié)的映射結(jié)果比較，開啟面積恢復(fù)優(yōu)化功能后，映射工具更加偏向于選擇小的AIC單元來實(shí)現(xiàn)映射結(jié)果，以期進(jìn)一步提升6-AIC單元的內(nèi)部利用率，減少最終映射結(jié)果中所使用到6-AIC數(shù)目，提高映射結(jié)果的面積指標(biāo)。然而，更好的面積指標(biāo)是以降低電路的總體性能為代價(jià)的，從圖3可以看出，開啟面積恢復(fù)優(yōu)化功能后，映射電路的平均性能下降了9%。

因此，從上述的數(shù)據(jù)和結(jié)果分析來看，如果設(shè)計(jì)者是以時(shí)序性能為優(yōu)先設(shè)計(jì)約束，那么采用無面積恢復(fù)優(yōu)化功能的映射流程能獲得相對(duì)較好的性能指標(biāo)。而如果設(shè)計(jì)者更加側(cè)重于整體結(jié)果的面積參數(shù)，那么采用帶有面積恢復(fù)優(yōu)化功能的映射流程會(huì)帶來非常優(yōu)異的面積指標(biāo)。

5 結(jié)束語

本文以開源軟件ABC的映射程序?yàn)榛A(chǔ)，結(jié)合AIC單元的結(jié)構(gòu)特征，實(shí)現(xiàn)了一款全新的AIC結(jié)構(gòu)映射工具。與文獻(xiàn)［8］中使用的映射工具相比，新的AIC映射工具具有更高的靈活性，能夠支持AIC結(jié)構(gòu)單元進(jìn)行更多的結(jié)構(gòu)參數(shù)探索改進(jìn)。除了靈活性上的改進(jìn)，新的AIC映射工具在映射結(jié)果上還有35%的面積性能提升。目前映射結(jié)果與原映射工具相比，雖然在面積之比上有了很大的提高，但是在速度指標(biāo)上卻略有損失，后續(xù)需要進(jìn)一步改善映射結(jié)果的速度結(jié)果。

圖2 新舊映射工具的映射結(jié)果對(duì)比

圖3 新映射工具在開啟面積恢復(fù)優(yōu)化功能前后電路性能和面積的對(duì)比

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江政泓： 男，1990年生，博士生，研究方向?yàn)镕PGA架構(gòu)開發(fā)、FPGA的映射算法.

林 郁： 男，1982年生，助理研究員，研究方向?yàn)镕PGA架構(gòu)開發(fā)、FPGA的CAD輔助設(shè)計(jì)、FPGA高層綜合、高性能計(jì)算等.

黃志洪： 男，1984年生，助理研究員，研究方向?yàn)榭删幊踢壿嫿Y(jié)構(gòu)研究、嵌入式存儲(chǔ)器結(jié)構(gòu)研究.

楊立群： 女，1989年生，博士生，研究方向?yàn)镕PGA架構(gòu)開發(fā).

楊海鋼： 男，1960年生，研究員，研究方向?yàn)閿?shù)?；旌闲盘?hào)集成電路設(shè)計(jì)、超大規(guī)模集成電路設(shè)計(jì)等.

Mapper for AIC-based FPGAs

Jiang Zheng-hong①②Lin Yu①Huang Zhi-hong①Yang Li-qun①②Yang Hai-gang①

①（System on Programmable Chip Research Department， Institute of Electronics，Chinese Academy of Sciences，Beijing 100190，China）
②（University of Chinese Academy of Sciences，Beijing 100049，China）

Exploring a new logic element of Field Programmable Gate Array （FPGA） is always a key field in FPGAs' research，while And-Inverter Cones （AIC） is the most promising one. Implementing a highly-efficient and highly-flexible mapping tool is also an important part of exploring new FPGA architecture. In this paper，a new mapper for AIC-based FPGA is implemented. Compared with an existing mapper，the new mapper has much higher flexibility，and supports adjustments of AICs' architectural parameters to assit the design space exploration of AIC. Meanwhile，the new mapper provides area results 33%～36% better than the original mapper.

Field Programmable Gate Array （FPGA）；And-Inverter Cones （AIC）；Technology mapping

TN402

A

1009-5896（2015）07-1769-05

10.11999/JEIT141403

2014-11-20收到，2015-03-16改回，2015-06-01網(wǎng)絡(luò)優(yōu)先出版

國家自然科學(xué)基金（61404140，61271149，61106033）資助課題

*通信作者：楊海鋼 yanghg@mail.ie.ac.cn