張世權，馬慧紅，吳曉鶇（中國電子科技集團公司第58研究所，江蘇 無錫214035）

多晶電阻工藝監(jiān)控與影響因素研究

張世權，馬慧紅，吳曉鶇
（中國電子科技集團公司第58研究所，江蘇 無錫214035）

摘 要：首先介紹了多晶電阻在線監(jiān)控和工藝控制模塊（PCM）監(jiān)控的兩種方法：四探針法和范德堡法，并解決了四探針法在線監(jiān)控方法多晶電阻波動大的問題；針對生產過程中遇到的多晶電阻偏小問題，通過掃描電鏡分析發(fā)現(xiàn)多晶晶粒明顯偏大，通過對多晶淀積速率的分析確定多晶速率越小，多晶淀積晶粒越大，根據多晶導電理論可知多晶晶粒大，晶粒間界變小，晶粒間界雜質俘獲變少，多晶摻雜濃度轉化為載流子的比例變高，因此多晶電阻變小。最后根據工程實踐列舉了影響多晶淀積速率的兩大主要因素為多晶淀積溫度和多晶爐管維護次數，為保證多晶淀積速率穩(wěn)定，多晶爐管維護次數盡量少于6次，同時需要對多晶淀積溫度進行控制。

關鍵詞：多晶電阻；晶粒；淀積速率；四探針法測試電阻

1　引言

多晶硅薄膜在集成電路制造工藝中被廣泛使用[1]，主要有多晶硅柵極、自對準硅化物、多晶電阻、多晶發(fā)射極及MEMS犧牲層等。多晶電阻由于其和CMOS工藝的較高兼容性和較低的寄生效應，在靜態(tài)存儲器等CMOS工藝電路中有著廣泛應用。但由于多晶電阻的波動性較大，影響多晶電阻的因素較多，給多晶電阻的控制帶來難題。多數工程研究針對整個多晶電阻流程中的關鍵控制點比如注入、退火等工序做了詳盡分析[2]，但針對多晶淀積本身導致多晶電阻變化的原因分析較少。本文針對多晶淀積工藝，分析多晶淀積對多晶電阻影響的根本原因，從而提出多晶淀積工序的控制要求。

常規(guī)多晶電阻的整個工序主要為多晶淀積、多晶注入、退火、多晶刻蝕。因此該4步工序的穩(wěn)定性都直接影響多晶電阻的穩(wěn)定性，在常規(guī)的單步控制中都有各自相應的質量監(jiān)控。多晶淀積主要監(jiān)控多晶厚度和片內均勻性，多晶注入監(jiān)控注入劑量穩(wěn)定性，退火監(jiān)控退火電阻穩(wěn)定性，多晶刻蝕主要監(jiān)控刻蝕剖面和關鍵尺寸[3]。

2　問題背景

2.1多晶電阻測試方法

2.1.1范德堡法

范德堡法測試薄膜電阻示意圖如圖1，正中的正方形是待測的薄層電阻，測量時從正方形任一邊的兩個歐姆接觸點通入電流I，另外一邊的兩個歐姆接觸點測試電壓U，Rs=U·I-1[4]；生產線PCM多晶電阻監(jiān)控方式采用范德堡結構測試，該方法測試精確度高，避免光刻腐蝕帶來的形貌影響，但該方法監(jiān)控流程復雜，流片時間長，不適合在線直接監(jiān)控。

圖1 范德堡法測試薄膜電阻示意圖

2.1.2四探針法

四探針法測試薄膜電阻示意圖如圖2，采用四個等間距探針排在一條直線上，通過兩根內側針測試電壓，外側針通過電流，則可計算出該薄層的方塊電阻為Rs=C×U·I-1，其中C為修正系數，當樣品尺寸遠大于探針間距時C=4.532[5]。四探針法測試結果直觀，監(jiān)控流程簡單，適合在線測試，但存在和最終結果匹配的問題。

綜合以上兩種測試方法的優(yōu)劣，在線測試常用四探針法測試，出線測量采用精度更高的范德堡法測量。

圖2 四探針法測試薄膜電阻示意圖

2.1.3在線監(jiān)控流程

普通硅襯底 P型<100> 14～25 Ω·cm襯底材料片，經過氧化層生長、多晶淀積、多晶注入、退火后四探針測試多晶方塊電阻。但在監(jiān)控過程中發(fā)現(xiàn)，在線監(jiān)控結果四探針法測試的結果波動大，且變化趨勢有時會誤導PCM出片測試結果。經過多次試驗和驗證發(fā)現(xiàn)，四探針法實驗過程中對襯底材料片控制較松，每次襯底片材料有相應差異，或采用多次回收片，經過統(tǒng)一材料片并嚴禁回收使用后確認在線測試和PCM出片測試多晶電阻的趨勢基本一致。在線四探針法即可發(fā)現(xiàn)多晶電阻的變化趨勢，一旦發(fā)現(xiàn)異常變化，可不用等待PCM出片后的結果直接排查問題，減少了問題排查時間，也降低了流片風險。

2.2多晶電阻異常現(xiàn)象與背景

在生產線生產過程中，在多晶2電阻各項在線監(jiān)控和工藝控制均正常的情況下，流片電路的PCM測試電阻急劇下降，如圖3。但初步調查多晶淀積厚度整體波動正常，多晶注入退火QC波動正常，如圖4。根據常規(guī)控制經驗已無法判斷問題點，因此需要繼續(xù)深入調查。

3　原因分析

3.1SEM分析

針對正常多晶電阻和偏低多晶電阻的陪片進行SEM分析，表面觀察發(fā)現(xiàn)正常電阻的多晶晶粒約0.12 μm（如圖5），電阻偏低的多晶表面晶粒約0.16 μm（如圖6）。因此可知電阻偏低的主要原因是晶粒變大所致。

晶粒變大有兩種可能，一種是多晶淀積本身晶粒異常變化，另外一種是退火工藝變化導致多晶晶粒變大。但由于前面常規(guī)控制中對多晶注入后退火QC監(jiān)控可知注入和退火工藝穩(wěn)定，而多晶工序由于只有厚度監(jiān)控，未對晶粒進行控制，因此極有可能是多晶淀積工序出現(xiàn)異常。

圖 3 多晶電阻（PCM測試）變化趨勢圖

圖 4 多晶注入退火QC控制趨勢圖

圖 5 2 000 Ω·□-1多晶電阻SEM圖

圖 6 1 600 Ω·□-1多晶電阻SEM圖

3.2多晶淀積工藝調查

針對多晶淀積過程中的工藝控制要點，對多晶淀積速率進行了排查，圖7是同期多晶淀積速率趨勢圖。

圖7 多晶速率監(jiān)控趨勢圖

從圖7中可看出多晶速率有明顯的下降趨勢，該下降趨勢和多晶電阻下降趨勢一致。根據薄膜生長理論和多晶硅薄膜電學性質基本特性[1]，多晶硅的導電特性相對復雜，不僅有不同晶向的小晶粒，還有晶粒間界的影響。由于晶粒間界能夠對摻雜源進行俘獲，這部分雜質無法自由運動，不能全部電離成為載流子。因此晶粒間界越多，意味著俘獲的雜質越多，在同樣摻雜濃度的情況下，摻雜雜質成為載流子的比例較小，晶粒間界越多則電阻越大。當多晶速率偏低后多晶膜層生長致密，多晶晶粒偏大，晶粒間界變少，摻雜雜質成為載流子的比例增大，因此多晶電阻變小。

3.3多晶淀積速率的影響因素

爐管溫度是影響多晶淀積速率的重要工藝參數，溫度越高速率越快，多晶晶粒也越大[6]。

影響多晶淀積的另外一個重要因素是多晶爐管的維護次數。隨著爐管維護次數的增加，由于爐管每次維護需要用HF酸漂洗管壁，導致管壁越來越薄，影響到爐膛的溫度分布和氣氛變化，最終導致多晶淀積速率嚴重下降。根據生產經驗，爐管經過6次維護后需要更換新管，舊管無法繼續(xù)使用。

圖8 多晶淀積速率隨爐管維護次數變化圖

4　結論

多晶電阻在線監(jiān)控可用四探針方式監(jiān)控，流程簡易，流片周期短，可及時反饋電阻變化情況。但襯底材料需要嚴格管控，避免材料回收使用。出片后多晶電阻采用范德堡結構測試，可避免線寬變化帶來的影響。

多晶淀積過程嚴重影響多晶電阻，其核心因素是多晶淀積速率發(fā)生變化導致多晶晶粒變化。多晶淀積速率越小，淀積越致密，晶粒越大，晶粒間界變少，晶粒間界雜質俘獲變少，摻雜雜質變?yōu)檩d流子的比例提高，多晶電阻相應變小。

多晶淀積工序需要嚴格控制多晶淀積速率，多晶淀積溫度、爐管維護頻次等都嚴重影響多晶速率，在生產過程中需要對這些設備參數嚴格監(jiān)控，尤其是爐管維護超過6次需要更換新管。

參考文獻：

[1] 王陽元，等. 多晶硅薄膜及其在集成電路中的應用[M].北京：科學出版社，2001.

[2] 吳建偉，等. 提高多晶電阻工藝穩(wěn)定性[J]. 電子與封裝，2009, 9（8）.

[3] Wolf, Stanley. Silicon for VLSA Era [M]. Volume2: Process Integration, Lattice Press , 1990.

[4] 張軍琴，等. 薄層方塊電阻自動測量法[J]. 電子測量技術，2000,（2）.

[5] 劉新福，等. 四探針技術測量薄層電阻的原理及應用[J]. 半導體技術，2004, 29（7）.

[6] M Hamasaki, T Adachi, S Wakayama, M Kikuchi. J Appl. Phys., 1978.

Research of Polycrystalline Silicon Resistance Processing Monitor and Influencing Factor

ZHANG Shiquan, MA Huihong, WU Xiaodong
（China Electronics Technology Group Corporation No.58 Research Institute, Wuxi 214035, China）

Abstract:The paper put forward and makes an overview for two method of testing polycrystalline silicon resistance: four probe method and van der pauw method, which were used in online test and PCM test individually, and then solve the problem of the big fluctuation by four probe test. For production process in the encountered of poly resistance getting small, through the scan electric microscope analysis we found the bigger of crystal grain the smaller of the poly resistance. According to the polycrystalline silicon conductive theory, when the poly grain become lager, the grain boundaries which can capture carrier become smaller, polycrystalline doping concentration into the carrier ratio becomes higher, so the polycrystalline resistance small. According to the engineering practice we found the two leading factors for polycrystalline deposition rate is polycrystalline deposition rate temperature and furnace maintenance number, in order to ensure stable polycrystalline deposition rate, deposition temperature must be controlled and furnace maintenance should be less than 6 times.

Key words:polycrystalline silicon resistance; grain; deposition velocity; process control module

中圖分類號：TN305

文獻標識碼：A

文章編號：1681-1070（2015）05-0033-03

收稿日期：2015-01-17

作者簡介：

張世權（1982—），男，甘肅會寧人，2006年畢業(yè)于蘭州大學微電子學與固體電子學專業(yè)，獲工學碩士學位，目前從事半導體工藝技術開發(fā)和管理工作。