黃學達，付仕明

(1.重慶郵電大學 重郵信科通信技術有限公司，重慶 400065；2.重慶第二師范學院 數(shù)學與信息工程學院，重慶 400065)

4G視頻傳輸模塊的硬件設計與信號完整性分析

黃學達1，付仕明2

(1.重慶郵電大學 重郵信科通信技術有限公司，重慶 400065；2.重慶第二師范學院 數(shù)學與信息工程學院，重慶 400065)

提出了一種基于TMS320DM6467T平臺的嵌入式4G視頻傳輸模塊的硬件方案，該方案充分利用4G網絡的高帶寬，可以實現(xiàn)視頻信號的快速傳輸。對方案的硬件設計進行了深入的探討，分析了各個功能模塊。介紹信號完整性分析的重要性，提出4G視頻傳輸模塊的信號完整性設計方案。應用HSPICE軟件和IBIS模型對硬件電路板進行仿真分析，有效地解決了系統(tǒng)的LPDDR2接口電路中出現(xiàn)的反射、串擾等信號完整性(SI)方面的問題，提高了信號眼圖質量，充分保證了電路板設計的質量和信號傳輸速度，滿足視頻信號傳輸?shù)囊蟆?/p>

第四代移動通信；視頻傳輸；LPDDR2；信號完整性

隨著移動通信的飛速發(fā)展，中國三大電信運營商在2013年12月獲得4G牌照，在之前建設了LTE 4G試驗網的基礎上，大力推薦LTE的網絡建設，4G 移動通信網絡的下行數(shù)據(jù)傳輸速率最大150 Mbit/s，上行數(shù)據(jù)傳輸速率最大50 Mbit/s。在視頻監(jiān)控行業(yè)中，逐漸開始采用4G網絡進行視頻傳輸，依托4G移動通信網絡，極大地方便了監(jiān)控的視頻信號事實傳輸。中國移動主要運營TDD-LTE網絡，中國電信和中國聯(lián)通主要運營FDD-LTE網絡，采用4G網絡進行視頻傳輸模塊不但支持三大運營商的兩種制式的LTE網絡，同時支持WCDMA，TD-SCDMA和GSM，即可滿足4G網絡覆蓋比較好的城市及周邊，也可用于僅覆蓋了GSM的偏遠地區(qū)。

4G視頻傳輸模塊采用LPDDR2內存，從PCB設計角度來講，要做到嚴格的時序匹配，以滿足信號完整性，需要考慮PCB的疊層、信號走線阻抗、互聯(lián)拓撲、時延匹配、串擾、電源完整性和時序。因此必須對4G視頻傳輸模塊的PCB疊層結構、布線約束等進行正確設計，并在PCB投板前進行仿真，根據(jù)仿真結果指導PCB的設計和生產，以達到信號完整性的要求。

本文主要討論4G視頻監(jiān)控模塊的LPDDR2 硬件設計和信號完整性分析。

1 4G視頻傳輸模塊介紹

如圖1所示，4G視頻傳輸模塊采用TI公司的多媒體專用System-on-Chip(SoC)芯片TMS320DM6467T；采用TI公司的視頻解碼芯片TVP5150AM1-EP，支持雙路CVBS模擬視頻輸入或者1路S-VIDEO視頻輸入；存儲器單元采用HYNIX公司的4Gbyte NAND FLASH+2Gbyte LPDDR2的MCP，集成度高，占用面積小，功耗低；電源管理采用ON的BUCK DCDC MC34063，TI的6通道PMU TPS65051提供系統(tǒng)需要的 3.6 V, 3.3 V，1.8 V等電源；4G通信模塊采用華為公司成熟穩(wěn)定的ME906C[1]。

使用該方案設計的4G視頻傳輸模塊相比現(xiàn)有的視頻傳輸模塊的優(yōu)勢主要有：集成度高，開發(fā)周期短，性能穩(wěn)定；支持4G LTE網絡，無線傳輸速率高；支持LTE-TDD、LTE-FDD、WCDMA、TD-SCDMA、GSM五模十四頻，可以滿足中國移動、中國電信、中國聯(lián)通、日本軟銀、美國AT&T等國內外運營商的網絡覆蓋。

圖1 4G視頻傳輸模塊硬件框圖

1.1 多媒體處理器

采用TI公司達芬奇技術的數(shù)字多媒體專用SoC處理器TMS320DM6467T，由500 MHz的ARM926EJ-S與1 GHz的C64x+DSP組成，ARM主要負責整個系統(tǒng)的控制，控制TVB5150AM1-EP完成模擬視頻的采集、解碼并送入DSP，控制4G通信模塊完成數(shù)據(jù)的接收和發(fā)送；DSP完成視頻信號的編碼、壓縮等圖像處理工作，高達8 000 MI/s的指令數(shù)；2個可編程高清視頻圖像協(xié)處理器(HDVICP)適用MPEG2，MPEG4 SP/ASP，VC1，H.264等視頻壓縮編解碼算法；2個150 MHz視頻端子接口(VPIF)，支持雙路8 bit SD(BT.656)與單路16 bit HD(BT.1120)視頻采集和顯示通道；一個視頻數(shù)據(jù)轉換器(VDCE)，完成YUV422格式的視頻轉換成YUV420格式，便于進行視頻信號的壓縮編碼處理[2]。

1.2 視頻采集單元

采用TI公司的高性能增強型視頻解碼芯片TVP5150AM1-EP，支持2路CVBS或1路S-video接口，內部集成9 bit高精度ADC轉換器，將接收到的NTSC,PAL,SECAM模擬視頻信號轉換為ITU-R BT.656送入TMS320DM6467T進行壓編碼處理，外接14.318 18 MHz的晶體振蕩器，為系統(tǒng)提供時鐘源，多媒體處理器通過I2C接口實現(xiàn)對TVP5150AM1-EP的控制[3]。

1.3 存儲器單元

存儲器采用HYNIX的4 Gbyte(×16) NAND +2 Gbyte(×32) LPDDR2的MCP，型號是H9TA4GH2GDMCPR，162-ball FBGA封裝，集成度高，占用面積小，功耗低。其中LPDDR2的Layout必須嚴格按照相關規(guī)范設計，并進行仿真等信號完整性分析，確保設計生產出的電路板能滿足CPU高速信號傳輸?shù)男枨骩4]。

1.4 電源管理單元

采用ON的高效率BUCK DCDC MC34063實現(xiàn)DC 12 V轉成DC 5 V，將DC 5 V作為TI公司的TPS65051的輸入，輸出系統(tǒng)需要的3.3 V,1.8 V,1.2 V等電源需求，TPS65051集成2路BUCK DCDC，4路LDO， 各路輸出電源電壓采用精密電阻分壓方式實現(xiàn)，無需軟件編程，控制靈活，另外就是TPS65051輸出的RESET信號還作為TMS320DM6467T的系統(tǒng)上電復位信號，確保了系統(tǒng)順利上電，軟件加載成功[5]。

其中，攝像頭數(shù)量多、監(jiān)控區(qū)域范圍大、系統(tǒng)架構復雜、業(yè)務面寬等是軟件平臺面臨的主要技術問題，可歸納為如下幾點：

1.5 4G通信模塊

4G通信模塊采用華為公司的ME906C LTE M.2接口模塊，模塊尺寸大小為42 mm×30 mm×2.3 mm，采用3.3 V直流供電，支持頻段為LTE TDD的Band38，Band39，Band40，Band41，LTE FDD的Band1，Band3，WCDMA的Band1，Band2，Band5，TD-SCDMA的Band34，Band39，GSM/GPRS/EDGE的900 MHz/1 800 MHz/1 900 MHz，主要滿足中國移動的五模要求，也適用中國聯(lián)通的2G/3G/4G網絡和中國電信的4G網絡。另外支持GPS/GLONASS，便于在野外使用時的衛(wèi)星定位。該模塊下行/上行速率最大都在LTE FDD模式，支持 100 Mbit/s， 上行50 Mbit/s，20 Mbit/s帶寬的Cat3模式[6]。

2 信號完整性分析

4G視頻傳輸模塊的信號完整性分析主要是考慮高速信號的阻抗設計，信號回路設計以及LPDDR2的走線長度規(guī)則[7-9]。

2.1 PCB阻抗分析

由于4G通信模塊采用集成的模塊，只需要考慮好2G/3G/4G的天線設計，電源供電等方面，重點是考慮TMS320DM6467T的LPDDR2走線，以及LPDDR2的信號完整性分析。LPDDR2的傳輸線阻抗必須是恒定連續(xù)的，單端信號走線按照50 Ω設計，比如ADDR,CMD,CNTRL等，而對于差分信號，按照差分100 Ω進行設計，比如CLOCK和DQS信號。

PCB的阻抗與走線寬度、銅箔厚度、間距、PCB介質厚度、介電常數(shù)等因素有關，在進行Layout前，根據(jù)規(guī)劃的LPDDR2各信號線的走線層數(shù)，采用Polar公司的SI9000工具進行阻抗設計，初步得出PCB的表層阻焊油厚度、各層銅箔厚度、介質厚度等信息，交PCB板廠進行確認。

2.2 信號回路分析

數(shù)字電路信號回流一般是借助于地和電源平面來完成，高速信號和低速信號的回流路徑是不同的，低速信號(小于或等于10 MHz)回流是選擇阻抗最短路徑，一般也就是到信號源最短的路徑進行。而在高速信號下，信號的返回路徑不再按照阻抗最短路徑去回流，而是按照阻抗最小的面積去回流。

低速信號的回流路徑是沿著最短路徑返回信號源端，高速信號的回流是沿著傳輸線進行的，因為沿著傳輸線返回，則信號環(huán)路包含的面積最小。在4G視頻傳輸模塊主板的PCB中，高速信號的回流路徑可能是與信號同層，也可能是相鄰層。

如圖2所示，S1為同一平面上兩條平行信號線的距離，H1，H2為信號線到參考平面的距離。當S1>H1的時候，信號線與參考平面的包含面積最小，所以高速信號回流路徑在參考平面上4G視頻傳輸模塊PCB設計時，提供回流路徑的參考平面對應信號為地。當S1

圖2 2條平行的PCB走線(截圖)

2.3 LPDDR2走線規(guī)則

由于主芯片TMS320DM6467T是0.8 mm pitch的FBGA裝，MCP是0.6 mm pitch的BGA封裝，采用6層板。1階孔設計，最小線寬和線距都是4 mil(1 mil=0.002 54 cm)。PCB疊層設計見表1。

表1 PCB疊層示意圖

LayerTypeDescription1Signal TopRountingMostlyHorizontal2Plane Ground3Plane Power4Signal InternalRouting5Plane Ground6Signal BottomRoutingMostlyVertical

按照TMS320DM6467T DDR2走線要求，LPDDR2與TMS320DM6467T的DDR2 Controller之間的器件布局不能超過1 750 mil，否則會導致DDR2信號仿真眼圖惡化，降低信號的傳輸質量，DDR2信號走線區(qū)域禁止有其他信號線，并且與其他信號線之間最好有GND或者GND平面隔離。DDR2的CLOCK信號線可以串接最大10 Ω的端接電阻，地址、控制以及數(shù)據(jù)信號可以串接22 Ω的端接電阻，可以減小EMI的風險，滿足信號完整性和消除信號過沖[10]。

為了獲得比較高的數(shù)據(jù)傳輸速率，DDR2信號走線必須嚴格滿足以下要求：

1)DDR2的差分時鐘信號線之間中心距最大不超過2倍線寬；

2)DDR2的差分時鐘信號與地址、控制、數(shù)據(jù)信號之間中心距為最小4倍線寬；

3)DDR2的DQS信號走線中心與其他信號走線中心之間距離為最小4倍線寬；

4)DDR2的差分時鐘與地址、控制信號之間的長度誤差不超過±50 mil；

5)DDR2的DQS與DQ信號之間的長度誤差不超過 ±50 mil；

6)DDR2的32 bit DQ分為4 byte，各字節(jié)內部走線長度不超過±50 mil。

3 4G視頻監(jiān)控模塊的LPDDR2 SI仿真分析

采用Synopsys的HSPICE軟件(Windows版)進行仿真計算，使用Synopsys的CustomExplorer軟件查看仿真結果，使用文本編輯器UltraEdit進行HSPICE腳本編寫。

3.1 仿真模型介紹

板級傳輸線包括package內部走線和PCB走線兩部分，輸入信號經過pad-銅線-finger-基板走線-ball-PCB走線，到外部的LPDDR2芯片，完成板級傳輸,如圖3所示。

圖3 板級傳輸線示意圖

激勵源采用TI公司提供的“stimulus_lpddr2_3_1.sp”，內部DIE的IBIS模型由TI公司提供“mif6647x_1p2v.ibs”，waibu LPDDR2芯片的IBIS模型采用HYNIX提供的“u80m_wt.ibs”，package參數(shù)由TI提供，為RLC參數(shù)，PCB模型采用W-element模型，HSPICE根據(jù)PCB疊層結果計算出RLC參數(shù)[11]。

3.2 仿真結果分析

4G視頻傳輸模塊的仿真中，主要分析電源部分對信號的影響以及信號走線的眼圖。表2和表3分別為理想電源和真實電源情況下仿真結果。

表2 理想電源仿真結果

DRIVEModel信號延遲時間/psByte0Byte1Byte2Byte3CA5X(48Ω)fast670691641?719676slow631?650?612?671613?6X(40Ω)fast670689640?729700slow640?658614?685629?

表3 真實電源仿真結果圖

DRIVEModel信號延遲時間/psByte0Byte1Byte2Byte3CA5X(48Ω)fast615??687615??705667??slow584??652?572??644624??6X(40Ω)fast610??684603??717693??slow588??661574??665647??

表2～3中不帶標識符號的表示低風險，“*”表示中等風險，“**”表示高風險。分別采用5X，6X兩種驅動強度進行仿真分析，在快速和慢速兩種模型進行各字節(jié)的時延分析，發(fā)現(xiàn)6X驅動強度在fast模型較為合適，真實電源的仿真結果差于理想電源，特別是Byte0和Byte2兩個字節(jié)處于高風險等級。Byte0和Byte2的眼圖如圖4所示。

圖4 Byte0和Byte2眼圖(截圖)

通過眼圖觀察，發(fā)現(xiàn)信號之間的skew較大，對DDR接收端來說就是有的信號先到，有的信號晚到，需要調整信號的長度，使各字節(jié)的信號滿足等長要求，調整LPDDR2的電源平面，增加去耦電容，最后各字節(jié)的仿真眼圖如圖5所示，達到LPDDR2走線的設計要求。

4 結論

本文詳細介紹了基于TMS320DM6467T平臺的4G無線視頻傳輸模塊，分析了視頻傳輸模塊的硬件設計方案，信號完整性設計準則，應用HSPICE軟件與IBIS模型，對設計好的PCB進行仿真分析，改善了LPDDR2信號走線上的信號反射和串擾，優(yōu)化了眼圖的形狀，確保了PCB走線的設計質量以及LPDDR2信號的傳輸速度滿足要求，提高4G視頻傳輸模塊的PCB設計的成功率。設計生產出的PCB電路板，經過軟件開發(fā)和系統(tǒng)測試，電路板滿足設計需求，促使該產品被很快推向市場，取得不錯的經濟效益。

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[11] 陳鉞穎，尹飛飛，范軍. CMOS模擬集成電路設計與仿真實例-基于Hspice[M]. 北京：電子工業(yè)出版社，2014.

Hardware Design and Signal Integrity Similation of 4G Video Transmission Module

HUANG Xueda1, FU Shiming2

(1. Chongqing University of Posts and Telecommunications，Chongqing CYIT Communication Technologies Co.,Ltd.，Chongqing 400065，China; 2. College of Mathematics and Information Engineering，Chongqing University of Education，Chongqing 400065，China)

A hardware solution of 4G video transmission module based on TMS320DM6467T platform is proposed, which take full advantage of the high-bandwidth of 4G network and can realize video signal transmission fastly. The hardware design is discussed in depth and various functional modules are designed. Importance of Signal Integrity(SI) is introduced, and design scheme of SI is proposed. The simulation analysis of hardware circuit board is made by using HSPICE software and IBIS models. The SI problems, which usually appeared in LPDDR2 interface circuit such as reflection and crosstalk, are resolved effectively, and eye pattern quality is increased. Then the quality of circuit board and speed of signal transmission are fully guaranteed, which is satisfied with requirement of video transmission.

4G; video transmission；LPDDR2； signal integrity

重慶市科委基金項目(cstc2013yykfc4003)

TN41

A

10.16280/j.videoe.2015.20.004

黃學達(1978— )，碩士研究生，工程師，主要研究方向為LTE-A終端產品硬件研究。

2015-06-24

【本文獻信息】黃學達，付仕明.4G視頻傳輸模塊的硬件設計與信號完整性分析[J].電視技術,2015，39(20).

責任編輯：閆雯雯