蔣鵬程

【摘要】 隨著集成電路和半導體技術的不斷發(fā)展，集成電路板越來越趨向于超大規(guī)模集成電路的發(fā)展，而功耗的測試已經成為了集成芯片設計與測試過程中的主要測試對象，這就使得超大規(guī)模集成電路在功耗測試面前受到了功耗瓶頸的制約，影響了集成電路板向超大規(guī)?；陌l(fā)展。本文針對超低功耗集成電路的技術進行研究。

【關鍵詞】 集成電路 超低功耗 技術研究

集成電路在不斷的發(fā)展過程中，其所具備的信息處理能力越來越高，然而集成電路板的功耗也在不斷增大，這就使得電子設備設計者在性能和功耗的選擇過程中往往只能進行折中選擇，這些都制約了電子元件的納米化發(fā)展，制約了集成電路的超大規(guī)模發(fā)展。這種憤怒格式的超低功耗技術只是通過對技術的制約來實現(xiàn)低功耗，因此超低功耗技術成為了一種制約集成電路發(fā)展的技術難題。

一、現(xiàn)有的集成電路的超低功耗可測性技術

在集成電路的發(fā)展進程中，超低功耗集成電路的實現(xiàn)是一項綜合工程，需要在材料、電路構造及系統(tǒng)的功耗之間進行選擇?？蓽y性技術所測試出的數據影響制約著集成電路的發(fā)展。但隨著集成電路在不斷發(fā)展過程中趨于形成超大規(guī)模集成電路結構，這就導致在現(xiàn)有的測試技術中，超大規(guī)模的集成電路板容易過熱而導致電路板損壞?，F(xiàn)有的超低功耗可測性技術并不能滿足對現(xiàn)有芯片的測試，并不能有效地通過對日益復雜的集成電路進行測試，因此在對超低功耗集成電路技術進行研究的同時，還要把握現(xiàn)有的集成電路的超低功耗的可測性技術不斷革新，以擺脫現(xiàn)有測試技術對集成電路板發(fā)展的制約。

二、超低功耗集成電路研究發(fā)展方向

2.1 現(xiàn)有的超低功耗集成電路技術

在實際的操作過程，超低功耗集成電路是一項難以實現(xiàn)的綜合性較強的工程，需要考慮到集成電路的材料耗能與散熱，還要考慮到系統(tǒng)之間的耗能，卻是往往在性能和功耗之間進行折中的選擇。現(xiàn)有的超低功耗集成電路大多是基于CMOS硅基芯片技術，為了實現(xiàn)集成電路的耗能減少，CMOS技術是通過在在整體系統(tǒng)的實現(xiàn)設計，對結構分布進行優(yōu)化設計、通過對程序管理減少不必要的功耗，通過簡化合理地電路結構對CMOS器材、結構空間、工藝技術間進行立體的綜合優(yōu)化折中。在實際的應用工程中，通過多核技術等結構的應用，達到降低電路集成的耗能，但是睡著電子原件的不斷更新?lián)Q代，使得現(xiàn)有的技術并不能達到性價比最優(yōu)的創(chuàng)收。

2.2 高新技術在超低功耗集成電路中的應用

隨著電子元件的不斷向納米尺度發(fā)展，集成電路板的性能得到了質的飛躍，但是集成電路芯片的耗能也變得日益夸張，因此在集成電路板的底層的邏輯存儲器件及相關專利技術、芯片內部的局域之間的相互聯(lián)通和芯片間整體聯(lián)匯。通過有效的超低功耗的設計方法學理論，進行合理的熱分布模型模擬預測，計算所收集的數據信息，這種操作流程成為超低耗解決方案中的不可或缺的部分。

現(xiàn)在的主要的超低功耗技術有，在集成電路的工作期間采用盡可能低的工作電壓，其中芯片的核電壓為0.85V，緩存電壓0.9V。通過電壓的有效控制能夠減少電路集成技術所運行期間所造成的熱量散發(fā)，從而導致芯片過熱。對非工作核的實行休眠的柵控功耗技術，減少芯片的運作所需要承受的功。通過動態(tài)供電及頻率技術對集成電路芯片進行有效的控制節(jié)能。為了實現(xiàn)超低功耗集成電路，需要從器材的合理結構、對電路元件材料的選擇、空間上的合理分配等多個層次進行努力。通過有效地手段減少芯片在運作過程中所存在的電力損耗，從而降電能功耗在電路總功耗中所占的比例，這樣能夠將集成電路板的耗能有效地控制。利用高新材料形成有效的多閥值CMOS/功率門控制技術，對動態(tài)閥值進行數據監(jiān)控，可以有效地減少無用的做功，有效地減少器件泄漏電流。通過對多門學科知識的應用實踐及高新材料的實際應用，能夠有效地進行減少集成電路的功耗。

三、結語

綜上所述，在集成電路的發(fā)展進程中，超低功耗集成電路的實現(xiàn)是一項綜合工程，需要在材料、電路構造及系統(tǒng)的功耗之間進行選擇，但往往在性能和耗能之間做出折中選擇，這就導致了集成電路的利用不能達到最大。隨著高新技術和材料的應用，有效地控制住了無用電流做功的損耗，但該項技術尚不成熟，并沒有得到廣泛應用。因此在超低功耗集成電路的技術研究過程中還有很長的路要走。