摘要：直接數(shù)字頻率合成器（DDS）廣泛用于電子通信、儀器儀表等領(lǐng)域，并且頻繁出現(xiàn)在電子設(shè)計(jì)競(jìng)賽中，很有必要在電子信息、電氣自動(dòng)化學(xué)科本科生教學(xué)中進(jìn)行推廣。文章首先分析DDS原理，提出DDS課程設(shè)計(jì)的實(shí)驗(yàn)方案設(shè)計(jì)和組織方法，目的在于使學(xué)生掌握DDS技術(shù)，培養(yǎng)學(xué)生電子系統(tǒng)的綜合設(shè)計(jì)能力和“自頂向下”的設(shè)計(jì)思想。

關(guān)鍵詞：DDS技術(shù)；EDA；實(shí)踐教學(xué)

中圖分類號(hào)：G642 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1672-3791（2015）10（b）-0000-00

1. 引言

1971年，Tierney等人提出直接數(shù)字頻率合成器（Direct Digital Synthesizer， DDS）概念，即以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)[1]。這是頻率合成技術(shù)的一次革命性創(chuàng)新，但是受到當(dāng)時(shí)微電子技術(shù)限制，DDS并未得到足夠重視，隨著現(xiàn)代EDA技術(shù)和集成電路工藝的進(jìn)步，DDS技術(shù)得到飛躍發(fā)展[2]。DDS技術(shù)完全由數(shù)字方式合成所需頻率的波形，與傳統(tǒng)的頻率合成器相比，改善了頻率的精度和穩(wěn)定度，并且具有分辨率高、快速轉(zhuǎn)換、低功耗、低成本等優(yōu)點(diǎn)，廣泛用于通信、雷達(dá)、電子儀器儀表等領(lǐng)域，是實(shí)現(xiàn)電子設(shè)備數(shù)字化的一項(xiàng)關(guān)鍵技術(shù)。

基于DDS技術(shù)的函數(shù)發(fā)生器能夠產(chǎn)生多種波形，通常采用專用集成芯片實(shí)現(xiàn)，但是不易調(diào)試開發(fā)和集成，使用受到限制。隨著可編程邏輯器件（FPGA）的不斷發(fā)展，利用DDS技術(shù)在FPGA平臺(tái)上實(shí)現(xiàn)各種高性能的信號(hào)發(fā)生器，成本更低，與其他功能模塊接口靈活，便于系統(tǒng)集成，利于設(shè)備的數(shù)字化和小型化，得到廣泛應(yīng)用[3]。

鑒于DDS技術(shù)在通信、電子系統(tǒng)中的普遍應(yīng)用，有必要在電子信息類和電氣自動(dòng)化類的專業(yè)課程中對(duì)該技術(shù)進(jìn)行推廣。通過EDA課程的實(shí)踐或?qū)嶒?yàn)課程，使學(xué)生掌握DDS技術(shù)的原理和設(shè)計(jì)方法是很有必要的[4]。另外，DDS技術(shù)在近幾年如火如荼的學(xué)科競(jìng)賽中出現(xiàn)的頻率越來越高，全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中多個(gè)題目涉及到了DDS技術(shù)，如實(shí)用信號(hào)源的設(shè)計(jì)和制作（1995年）、波形發(fā)生器（2001年）、正弦信號(hào)發(fā)生器（2005年）、簡(jiǎn)易頻率特性測(cè)試儀（2013年）等。

在EDA實(shí)踐課程中推廣DDS技術(shù)，可以培養(yǎng)學(xué)生“自頂向下的”的設(shè)計(jì)思想和數(shù)字系統(tǒng)的綜合設(shè)計(jì)能力。

2. DDS原理和技術(shù)指標(biāo)

2.1 DDS工作原理

DDS的工作原理如圖1所示，輸入信號(hào)為系統(tǒng)時(shí)鐘、頻率控制字和相位控制字，系統(tǒng)由相位累加器、正弦查找表、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成。DDS系統(tǒng)的核心為相位累加器，由N位的加法器和N位的相位寄存器構(gòu)成，加法器將頻率控制字和相位寄存器輸出的累加相位值相加，相加結(jié)果作為寄存器輸入，在下一個(gè)時(shí)鐘周期與頻率控制字繼續(xù)累加。寄存器輸出與相位控制字求和，可以改變生成信號(hào)的初始相位。正弦查找表存放在存儲(chǔ)器中，相位累加值作為存儲(chǔ)器的地址，讀取正弦波形的數(shù)據(jù)。波形采樣數(shù)據(jù)經(jīng)過DA轉(zhuǎn)換后，生成階梯信號(hào)，通過低通濾波后，得到平滑的模擬波形。

圖1 DDS的工作原理

2.2 DDS技術(shù)指標(biāo)分析

DDS系統(tǒng)中，相位累加器的位寬為N，查找表的地址線位寬為R，即存儲(chǔ)器大小為2R，累加器N位數(shù)據(jù)的高R位用于存儲(chǔ)器的地址。系統(tǒng)時(shí)鐘頻率為 ，如果累加器步進(jìn)值（頻率控制字）為1，當(dāng)累加2N個(gè)數(shù)時(shí)，存儲(chǔ)器中的正弦查找表會(huì)輸出一個(gè)完整的波形，該波形的頻率值為

（1）

當(dāng)頻率控制字為M時(shí)，累加的步長(zhǎng)為M，那么產(chǎn)生的波形頻率為

（2）

反之，若要求生成頻率為 的波形時(shí)，可以得到頻率控制字

（3）

頻率控制字M的最小值和步進(jìn)值為1，所以輸出波形頻率的最小值和分辨率為

（4）

根據(jù)奈奎斯特采樣定理，DDS輸出的理論最高頻率為

（5）

累加器的值從0開始累加，正弦查找表輸出存儲(chǔ)器地址0對(duì)應(yīng)的數(shù)據(jù)，當(dāng)相位控制字為P時(shí)，存儲(chǔ)器輸出P對(duì)應(yīng)的地址存儲(chǔ)的數(shù)據(jù)，改變相位控制字的值，可以改變正弦查找表的首地址，從而改變信號(hào)的初始相位。

3. DDS課程設(shè)計(jì)

3.1 實(shí)驗(yàn)方案設(shè)計(jì)

DDS的實(shí)驗(yàn)（實(shí)踐）課程以Xilinx公司的Spartan-6系列FPGA為平臺(tái)，以ISE軟件為開發(fā)環(huán)境，在FPGA上完成DDS系統(tǒng)的開發(fā)和驗(yàn)證。DDS實(shí)現(xiàn)方案如圖2所示。

圖2 DDS信號(hào)發(fā)生器實(shí)現(xiàn)方案

DDS信號(hào)發(fā)生器首先包含人機(jī)交互模塊，利用按鍵實(shí)現(xiàn)參數(shù)的輸入，可以設(shè)定頻率值、相位值和波形類型，F(xiàn)PGA將按鍵設(shè)定的工作參數(shù)通過LCD控制器模塊，驅(qū)動(dòng)1602LCD顯示，將參數(shù)值轉(zhuǎn)換為控制字輸送給DDS模塊。DAC芯片選用DAC7621，是12位并行輸入DAC，轉(zhuǎn)換速率設(shè)置為1MHz，所以系統(tǒng)時(shí)鐘選擇1MHz，相位累加采用32位，那么系統(tǒng)輸出信號(hào)的分辨率（最小頻率）可達(dá)到

（6）

系統(tǒng)輸出信號(hào)的最高頻率理論可達(dá)系統(tǒng)時(shí)鐘的一半，但是為了波形平滑，一個(gè)周期內(nèi)采樣點(diǎn)數(shù)至少為4，最高頻率可達(dá)

（7）

波形存儲(chǔ)器采用多個(gè)ROM IP核實(shí)現(xiàn)，ROM大小為512×12bit，相位累加器的輸出32位總線中的高9位作為ROM的地址。ROM中存儲(chǔ)正弦信號(hào)、三角波等多種信號(hào)，可以通過按鍵切換波形。ROM輸出數(shù)據(jù)送給DAC控制器，控制DAC進(jìn)行數(shù)據(jù)轉(zhuǎn)換，DAC輸出的階梯波形通過低通濾波器平滑。

3.2. 實(shí)驗(yàn)管理

DDS信號(hào)發(fā)生器功能比較復(fù)雜，模塊較多，需要至少兩周時(shí)間的EDA課程實(shí)踐或課程設(shè)計(jì)才能完成該項(xiàng)目。EDA課程實(shí)踐實(shí)施前一周，向?qū)W生公布實(shí)踐題目及要求，要求學(xué)生提前查閱相關(guān)資料，了解DDS的原理。第一次實(shí)踐課程中，教師向?qū)W生講解實(shí)踐要求，對(duì)DDS的實(shí)驗(yàn)方案進(jìn)行講解。學(xué)生在課程實(shí)踐期間，需要對(duì)方案進(jìn)行詳細(xì)設(shè)計(jì)，綜合運(yùn)用自己學(xué)過的知識(shí)，完成DDS實(shí)驗(yàn)項(xiàng)目的按鍵處理、顯示控制、DAC接口控制、累加器設(shè)計(jì)、ROM的使用等設(shè)計(jì)工作，并完成功能仿真、調(diào)試與測(cè)試，獨(dú)立撰寫設(shè)計(jì)報(bào)告。

考慮到學(xué)生能力的差異性及對(duì)EDA興趣的濃厚程度的不同，在DDS基本實(shí)驗(yàn)內(nèi)容上進(jìn)行擴(kuò)展，要求學(xué)有余力的學(xué)生實(shí)現(xiàn)掃頻信號(hào)發(fā)生器和FM調(diào)制波形發(fā)生器。

實(shí)踐結(jié)束，對(duì)學(xué)生實(shí)踐環(huán)節(jié)進(jìn)行評(píng)價(jià)時(shí)，按照3：7比例對(duì)學(xué)生的設(shè)計(jì)報(bào)告和系統(tǒng)分別評(píng)分。設(shè)計(jì)報(bào)告主要考察學(xué)生對(duì)DDS原理的理解程度和設(shè)計(jì)調(diào)試過程，培養(yǎng)學(xué)生技術(shù)報(bào)告的撰寫能力。系統(tǒng)實(shí)現(xiàn)主要考察學(xué)生對(duì)DDS的完成情況及FPGA的使用水平。對(duì)于未完整實(shí)現(xiàn)整個(gè)系統(tǒng)的同學(xué)，可以考察學(xué)生的各個(gè)模塊完成情況，按照各個(gè)模塊對(duì)學(xué)生進(jìn)行評(píng)分；對(duì)于完成系統(tǒng)設(shè)計(jì)的同學(xué)，可以考察學(xué)生實(shí)現(xiàn)的功能和指標(biāo)，以及擴(kuò)展功能的完成程度，對(duì)學(xué)生進(jìn)行評(píng)價(jià)。實(shí)踐環(huán)節(jié)的組織管理和評(píng)價(jià)充分考慮學(xué)生水平的差異性，保證各個(gè)層次的同學(xué)在實(shí)驗(yàn)中均能充分發(fā)揮自己的潛力，展現(xiàn)自己的優(yōu)勢(shì)，能在實(shí)踐中有所收獲。

4. 總結(jié)

通過在EDA實(shí)踐課程中引入DDS技術(shù)，完成一個(gè)功能齊全的信號(hào)發(fā)生器設(shè)計(jì)，使學(xué)生掌握DDS的原理和應(yīng)用，培養(yǎng)學(xué)生的系統(tǒng)設(shè)計(jì)能力和“自頂向下”的設(shè)計(jì)思想。

參考文獻(xiàn)

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