黃 剛，陳昌明，聶 海，王文才

(成都信息工程大學(xué) 通信工程學(xué)院， 成都 610225)

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一種C波段跳頻頻率源設(shè)計

黃 剛，陳昌明，聶 海，王文才

(成都信息工程大學(xué) 通信工程學(xué)院， 成都 610225)

采用直接數(shù)字頻率合成激勵鎖相環(huán)方案,基于現(xiàn)場可編程門陣列串行高速控制方式，設(shè)計并實現(xiàn)了一種低雜散、低相位噪聲的C波段雷達跳頻頻率源。通過對有源環(huán)路濾波器參數(shù)和印制電路板的優(yōu)化設(shè)計，使相位噪聲和雜散等關(guān)鍵指標(biāo)得到了極大改善。對系統(tǒng)設(shè)計方案、m序列發(fā)生器、跳頻時間和相位噪聲模型做了詳細的理論分析和估算。測試結(jié)果表明：在7.5 GHz處,相位噪聲≤-100 dBc/Hz@100 kHz，雜散電平≤-65 dBc，跳頻時間≤10 μs，輸出功率>10 dBm,實測結(jié)果滿足產(chǎn)品的設(shè)計指標(biāo)要求。

直接數(shù)字頻率合成; 現(xiàn)場可編程門陣列; m序列;相位噪聲;跳頻

0 引 言

現(xiàn)代雷達面臨著越來越強的電磁干擾、低空和超低空突防以及反輻射導(dǎo)彈等威脅[1]，這對雷達通信性能提出了更高要求。為提高系統(tǒng)抗干擾性和抗截獲性能，增強安全保密性[2]，目前普遍采用跳頻通信。跳頻頻綜作為雷達系統(tǒng)的關(guān)鍵部件之一[3]，其帶寬、跳頻時間、步進、雜散等指標(biāo)對整個系統(tǒng)性能具有至關(guān)重要的作用[4]。直接數(shù)字頻率合成(DDS)具有分辨率高、切換時間快、相位噪聲低和電路結(jié)構(gòu)簡單等優(yōu)勢[5]，已被廣泛應(yīng)用于各種頻率源設(shè)計?，F(xiàn)場可編程門陣列(FPGA)亦具有運行速度快、功耗低、成本低[6]等優(yōu)點?；诖?，本文采用DDS激勵鎖相環(huán)(PLL)方案，通過FPGA產(chǎn)生m序列和控制信號，設(shè)計并實現(xiàn)了一種C波段低相噪雷達跳頻頻率源。測試結(jié)果表明：該頻率源具有優(yōu)異的相位噪聲、高分辨率和快速跳頻性能。通過對電路的不斷優(yōu)化，滿足了實際工程需要。

1 系統(tǒng)方案設(shè)計

跳頻源具體指標(biāo)如下：

頻率范圍： 7.4 GHz～7.6 GHz;

最小步進： 1 MHz；

相位噪聲： ≤-95 dBc/Hz@10 kHz；

雜散電平： ≤-65 dBc；

跳頻時間： ≤10 μs。

根據(jù)雷達跳頻源電路特性以及設(shè)計指標(biāo)要求，對電路進行總體規(guī)劃，提出了如圖1所示的系統(tǒng)設(shè)計方案。m序列控制DDS輸出為74 MHz～76 MHz、步進為10 kHz的鎖相環(huán)參考頻率，通過FPGA對m序列和鎖相環(huán)的控制，實現(xiàn)壓控振蕩器(VCO)輸出為7.4GHz～7.6 GHz、頻率步進為1 MHz的跳頻信號。對鎖定時間、相位噪聲和雜散等指標(biāo)進行綜合考慮，環(huán)路濾波器帶寬設(shè)計成203 kHz，相位裕度為59°。其中，F(xiàn)PGA芯片選用Altera公司的Cyclone II EP2C35F672C6，DDS芯片選用ADI公司的AD9910。

圖1 跳頻源系統(tǒng)設(shè)計框圖

1.1 m序列發(fā)生器及跳頻時間分析

1.1.1 m序列發(fā)生器

m序列即最長線性移位寄存器序列，它是通過移位寄存器疊加反饋之后形成的，其結(jié)構(gòu)圖如圖2所示。圖中，an-i(i=0,1,2,…,n)表示寄存器的寄存狀態(tài)；ci(i=0,1,2,…,n)表示第i位寄存器的反饋系數(shù)，當(dāng)ci=1時，表示有反饋，將反饋線連接起來,當(dāng)ci=0時，表示沒有反饋，將反饋線斷開[2]。由圖2可知，c0=cn=1，c0不能為0，否則就不能構(gòu)成線性移位寄存器。不同反饋邏輯，將產(chǎn)生不同的移位寄存器序列輸出。

圖2 反饋移位寄存器結(jié)構(gòu)

如果序列多項式為

(1)

本文以偽碼序列輸出為地址，將從只讀存取器中讀取到的頻率控制字在高速時鐘控制下送給AD 9910中相應(yīng)的寄存器，控制DDS芯片輸出對應(yīng)的跳頻頻點。通過對跳頻點數(shù)和頻率點的規(guī)劃，決定采用5級線性移位寄存器，初始狀態(tài)設(shè)置為00001，特征多項式定義為f(x)=x5+x2+1。因此，通過線性移位寄存器后， m序列輸出為000010101110110001…。

鎖相環(huán)中基于單芯片模式的三線串口控制模式包括1個讀/寫位、6個地址位和24個數(shù)據(jù)位，總共32位。其控制流程如圖3所示。

圖3 HMC704鎖相環(huán)控制流程圖

鎖相環(huán)部分代碼如下：

always@(posedgeclk_in_50M)begin

case(state)

10'd1:begin

SEN_Update<=1;

if(count2<15'd64)begin

count2<=count2+1'd1; //檢測寄存器是否寫滿；

SDI<=tmp0[31]; //串行通信；

SCLK<=0; //初始值為0;

count3<=count3+1'd1;

if(count3==15'd1)begin

SCLK<=～SCLK; //生成系統(tǒng)時鐘；

count3<=0; //計數(shù)器清零；

……

1.1.2 跳頻時間分析

由于DDS頻率轉(zhuǎn)換時間小于1μs，所以DDS+PLL方案跳頻時間主要取決于PLL鎖定時間。因此，可以通過計算PLL的鎖定時間來得到系統(tǒng)的跳頻時間。鎖相環(huán)鎖定時間和環(huán)路濾波器狀態(tài)有關(guān)，鎖相環(huán)鎖定時間近似表達式如下[7]

(2)

式中：ΔT為PLL時間；N為反饋分頻；ICP為電荷泵電流；KVCO為VCO靈敏度；R為參考分頻。在環(huán)路濾波器帶寬為203kHz、頻率步進為1MHz時，通過式(2)可以估算出頻率轉(zhuǎn)換時間約為6μs。

圖4給出了基于ADS軟件的鎖相環(huán)仿真時間，仿真結(jié)果顯示鎖相環(huán)鎖定時間為6.8μs，與上述理論估算吻合較好。

圖4 鎖相環(huán)時間仿真

1.2 相噪理論分析及估算

在實際電路中，由于DDS芯片的相噪非常低，可以忽略不計，所以引入噪聲的部件主要有鑒相器、有源環(huán)路濾波器和VCO等，對環(huán)路相位噪聲模型線性化后(如圖5所示)，環(huán)路輸出相位噪聲為[8]

(3)

式中：θno(s)為輸出相位噪聲；θni(s)為輸入相位噪聲；UPD為鑒相器輸出噪聲電壓；θnv(s)為VCO引入的噪聲；H(s)為環(huán)路傳遞函數(shù)；Kd為鑒相器比例系數(shù)。圖5中，Kv為VCO靈敏度,θi(t)和θe(t)分別表示輸入信號和反饋信號。由此可知，鎖相環(huán)的帶內(nèi)噪聲主要取決于晶振、鑒相器等，而帶外噪聲主要取決于壓控振蕩器等部件。

圖5 線性化相位噪聲模型

為了盡量減小系統(tǒng)環(huán)路的相位噪聲以滿足設(shè)計指標(biāo)，我們采取了下面一系列措施：(1) 提高鑒相器鑒相頻率；(2) 減小N分頻；(3) 環(huán)路帶寬和相位裕度兼顧相位噪聲和跳頻時間；(4) 增大電荷泵電流[7]，本文設(shè)計成2.5mA。

由HMC704技術(shù)手冊可知，其噪聲基底計算公式為

PNfloor= Fpo_dB+20lg(fVCO)-10lg(fpd)≈

-227+20lg(7.5×109)-10lg(50×106)≈

-106.5dBc/Hz

(4)

閃爍噪聲計算公式為

PNflick= Fpl_dB+20lg(fVCO)-10lg(fm)≈

-266+20lg(7.5×109)-10lg(100×103)≈

-118.5dBc/Hz@100kHz

(5)

同理可得10kHz處閃爍噪聲為-108.5dBc/Hz，1kHz處閃爍噪聲為-98.5dBc/Hz。

總噪聲為

(6)

由此可以計算出100kHz處總噪聲約為-107dBc/Hz，10kHz處總噪聲約為-105dBc/Hz。

2 電路測試結(jié)果

電路基板采用ROGERS4350B(介電常數(shù)為3.66，厚度為0.508mm)，為了滿足較好的電磁兼容性，減小對系統(tǒng)指標(biāo)的影響，整個電路裝在腔體里。DDS和射頻部分電路實物如圖6所示。

圖6 DDS和射頻部分電路實物圖

圖7為7.5GHz載波處相位噪聲測試結(jié)果，圖8為跳頻輸出其中9個跳頻點功率譜測試圖。其中，測試儀器采用AgilentN9030APXA信號分析儀，在FPGA的控制下，系統(tǒng)工作穩(wěn)定。從測試結(jié)果可知：在跳頻頻率范圍內(nèi)，輸出功率能夠穩(wěn)定地保持在10.5dBm左右而不驟變，跳頻步進為1MHz。

圖7 7.5 GHz載波處相位噪聲測試圖

實測結(jié)果顯示：相位噪聲優(yōu)于-100dBc/Hz@100kHz，與理論值-107dBc/Hz@100kHz相比較存在一定的誤差，但是滿足了設(shè)計指標(biāo)。經(jīng)分析可知，有源環(huán)路濾波器會導(dǎo)致相位噪聲惡化5dB左右，數(shù)字電路中控制線的干擾、供電電源的紋波電壓影響等都會造成系統(tǒng)實測相位噪聲低于理論值。

圖8 部分跳頻點輸出功率譜測試圖

3 結(jié)束語

本文選用DDS激勵PLL方案，采用FPGA產(chǎn)生m序列和控制單元，同時具備了DDS和PLL的優(yōu)點，使跳頻輸出相位噪聲優(yōu)于-100dBc/Hz@100kHz，跳頻時間小于10μs，達到了C波段雷達跳頻頻率源的設(shè)計指標(biāo)要求。該系統(tǒng)體積小、控制簡單、成本低，對其他雷達跳頻源的設(shè)計具有一定的實際參考價值。

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黃 剛 男，1989年生，碩士研究生。研究方向為射頻、微波/毫米波電路與系統(tǒng)。

陳昌明 男，1971年生，教授。研究方向為射頻、微波/毫米波電路與系統(tǒng)。

聶 海 男，1964年生，教授。研究方向為集成電路設(shè)計、微系統(tǒng)封裝與測試。

王文才 男，1987年生，碩士研究生。研究方向為射頻、微波/毫米波電路與系統(tǒng)。

Design of a C-band Frequency Hopping Source

HUANG Gang，CHEN Changming，NIE Hai，WANG Wencai

(College of Communication Engineering, Chengdu University of Information Technology, Chengdu 610225, China)

Based on a FPGA unit which is used to control high-speed serial mode, a C-band frequency hopping source is implemented with direct digital synthesis and phase-locked loop technology. It has some advantages such as low spurs, low phase noise, and fast hopping time. The performances of phase noise and spurs are improved by optimizing printed circuit board and the active loop filter parameters. The scheme design, m sequence generator, hopping time and phase noise module are analyzed in detail. The testing results show that phase noise is than -100 dBc/Hz @ 100 kHz offset frequency, spurious output is no more than -65 dBc, hopping time is no more than 10 us, and output power is greater than 10 dBm at 7.5 GHz. The experimental results meet the requirements of product design index.

direct digital synthesis; field progammable gate array; m sequence; phase noise; frequency hopping

10.16592/ j.cnki.1004-7859.2015.09.017

四川省教育廳重點項目(13ZA0087)；四川省科技支撐項目(2014FZ0050)

黃剛 Email：3260522253@qq.com

2015-04-15

2015-07-08

TN74

A

1004-7859(2015)09-0071-04