董建樹，袁曉宇，王 惠，嚴宗瑞

(1.北京自動化控制設(shè)備研究所，北京100074；2.北京振興計量測試研究所，北京100074；3.海軍指揮學(xué)院，南京210016)

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基于Nios Ⅱ嵌入式處理器的SOPC中精度測頻電路的設(shè)計

董建樹1，袁曉宇1，王 惠2，嚴宗瑞3

(1.北京自動化控制設(shè)備研究所，北京100074；2.北京振興計量測試研究所，北京100074；3.海軍指揮學(xué)院，南京210016)

中精度頻率測量電路主要用于中精度石英振梁加速度計頻率輸出的二次測量。通過比較并選擇合適的測量方法，詳細地分析了方案的理論誤差，研究基于Nios Ⅱ嵌入式處理器的測頻電路，將數(shù)據(jù)采樣和運算單元都集成在FPGA芯片中，形成一個片上操作系統(tǒng)SOPC，獲得了較高精度的測量結(jié)果。

測頻；FPGA；嵌入式處理；SOPC

0 引言

石英振梁加速度計是一種力敏感梁式諧振器約束的線性加速度計，其產(chǎn)生的諧振頻率表示為慣性系統(tǒng)的輸入加速度的函數(shù)。中精度頻率測量電路主要用于中精度石英振梁加速度計頻率信號輸出的二次測量，它將測量結(jié)果反饋給導(dǎo)航計算機。

由于石英振梁加速度計的標度因數(shù)較小，只能通過專用的測量電路進行精確的測量。在以前的設(shè)計方案中，一般通過數(shù)字邏輯電路與微處理芯片共同組合，實現(xiàn)要求的功能，很顯然，系統(tǒng)的集成程度不高，甚至無法滿足高速電路設(shè)計的要求。

這里提出一套新的基于Nios Ⅱ嵌入式處理器的SOPC中精度測頻電路方案，可以將設(shè)計中幾乎所有的邏輯模塊、運算模塊、控制模塊都高度集成在一片F(xiàn)PGA中，最大限度地減少了外圍電路的使用，同時片上可編程系統(tǒng)(SOPC)還具有設(shè)計周期短、開發(fā)成本低、設(shè)計靈活的優(yōu)點。

1 測頻方案的選擇

頻率測試有很多種方法，目前常用的有四種方法：測頻法、測周期法、等精度法和相檢法。傳統(tǒng)的測頻法和測周期法在實際應(yīng)用中具有較大的局限性，并且對被測信號的計數(shù)始終存在±1個字的誤差，測試精度與計數(shù)器中記錄的數(shù)值量相關(guān)，記錄數(shù)據(jù)越少，精度越低。所以，這兩種測試方法不能滿足較高精度的要求。

相檢法通過檢測信號的相位重合點，不僅實現(xiàn)了對被測信號的同步，也實現(xiàn)了對標頻信號的同步，大大消除了一般測頻系統(tǒng)中的±1個字的計數(shù)誤差。但是，當待測信號和標準信號的頻率值相等或成整數(shù)倍或分數(shù)倍的關(guān)系時，一旦兩信號有相位差，就不會有相位重合的時刻，則測量進程陷入死胡同。

等精度測頻法中，由實際閘門控制兩個計數(shù)器分別對標準信號和被測信號同時計數(shù)，通過兩個計數(shù)器計數(shù)值之間的比較，計算得到被測頻率。實際閘門由根據(jù)測試需要設(shè)置的預(yù)置閘門經(jīng)被測信號同步后形成，測量過程中，由于實際閘門與被測信號完全同步，消除了被測信號的±1個字的誤差，誤差的來源只有標準信號本身以及其計數(shù)誤差。

其基本原理如圖1所示。

圖1 等精度測頻原理時序圖Fig.1 The timing scheme of equallyaccurate frequency measurement

綜合考慮采用等精度頻率測量法，它能夠消除對被測頻率信號計數(shù)所產(chǎn)生的誤差，實現(xiàn)了寬頻率范圍內(nèi)的中精度測量[1]。在設(shè)計中充分考慮引起誤差的各種因素，盡量將其降低到適當范圍，以滿足中精度的要求。

2 等精度測頻法的誤差分析

如果在一次實際閘門時間T中，計數(shù)器對被測信號的計數(shù)值為Nx，對標準信號的計數(shù)值為Ns。標準信號的頻率為fs，則被測信號的頻率為

(1)

由式(1)可知，若忽略標頻fs的誤差，則等精度測頻可能產(chǎn)生的相對誤差為

(2)

其中，fxe為被測信號頻率的準確值。

(3)

將式(1)和式(3)代入式(2)，并整理得

(4)

由式(4)可知，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標準信號頻率有關(guān)，這樣就實現(xiàn)了整個測試頻段的等精度測量。

閘門時間越長，標準頻率越高，測頻的相對誤差就越小。標準頻率可由穩(wěn)定度好、精度高、頻率高的晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標準信號頻率，可使閘門時間縮短，即提高測試速度。

前面將標頻信號作為一個穩(wěn)定的常數(shù)，忽略了標頻fs的誤差，這里將它考慮進去綜合推導(dǎo)。

對式(1)進行微分得到被測頻率的誤差為

(5)

(6)

由式(6)可知，測量頻率的相對誤差與標準頻率的數(shù)值、準確度以及閘門時間相關(guān)。在硬件電路中，實際閘門時間T的準確度是與晶振頻率的準確度息息相關(guān)的，標準頻率信號也是直接或間接地來自晶振頻率。

3 片上系統(tǒng)的Nios Ⅱ軟核設(shè)計

當前嵌入式系統(tǒng)發(fā)展朝著小體積、低功耗、高性能的趨勢發(fā)展。MCU、DSP、FPGA三種處理器的結(jié)合是未來嵌入式系統(tǒng)發(fā)展的趨勢，可編程片上系統(tǒng)SOPC可以將三者完美結(jié)合起來。一般采用大容量FPGA作為載體，在片上定制MCU處理器和DSP功能模塊，同時設(shè)計其他邏輯功能模塊。NiosⅡ系統(tǒng)為用戶提供了最基本的IP核，設(shè)計師可以用它裁減合適的嵌入式系統(tǒng)。

NiosⅡ處理器是指在一個芯片上包含一個或多個可配置的CPU軟核、與CPU相連接的片內(nèi)外設(shè)和存儲器以及與外設(shè)相連的接口等，所有的組件在一個FPGA上實現(xiàn)。NiosⅡ處理器具有定制指令、靈活的外設(shè)配置與地址映射、自動創(chuàng)建系統(tǒng)等特點，極大地提高了系統(tǒng)性能。

測頻電路的核心設(shè)計是SOPC片上可編程系統(tǒng)的設(shè)計，NiosⅡ軟核是片上系統(tǒng)的核心內(nèi)容[2]，測頻電路的原理如圖2所示。通過對FPGA芯片進行編程，能夠?qū)崿F(xiàn)九路信號的計數(shù)、運算處理、串口通信三大復(fù)雜的功能。

采用QuartusII軟件進行FPGA的硬件設(shè)計如圖3所示。標準頻率信號從外部的時鐘輸入端倍頻后獲得，經(jīng)過整形后的被測信號輸入到觸發(fā)器中。NiosⅡ軟核控制預(yù)置門信號為高電平時，被測信號的上升沿通過觸發(fā)器的輸出端，啟動計數(shù)器計數(shù)；當預(yù)置門信號為低電平時，計數(shù)器關(guān)閉。隨后將數(shù)據(jù)送入乘除法器中進行運算，結(jié)果通過UART外設(shè)輸出。通過對實際數(shù)據(jù)容量的理論分析，設(shè)計采用了宏功能模塊來實現(xiàn)32位硬件乘法器和96位的硬件除法器。

圖2 測頻電路原理框圖Fig.2 The functional block diagram of frequency measurement circuit

圖3 FPGA的硬件設(shè)計圖Fig.3 The hardware design scheme of FPGA

NiosⅡ作為一個可靈活定制的32位CPU，它的外設(shè)是可選的IP核或自定制邏輯[3]，我們根據(jù)系統(tǒng)設(shè)計要求，通過SOPCBuilder向?qū)降慕缑娑ㄖ撇脺p得當?shù)腟OPC系統(tǒng)。完整的基于NiosⅡ的SOPC系統(tǒng)作為一個軟硬件復(fù)合的系統(tǒng)，在開發(fā)時可以分為硬件、軟件兩部分，如圖4和圖5所示。

圖4 Nios Ⅱ硬件設(shè)計圖Fig.4 The hardware design scheme of Nios Ⅱ

圖5 Nios Ⅱ軟件設(shè)計圖Fig.5 The software design scheme of Nios Ⅱ

在NiosⅡ的開發(fā)流程中，我們首先使用SOPCBuilder系統(tǒng)綜合軟件來選取合適的CPU、存儲器以及外圍器件，并且定制相應(yīng)的功能；然后使用QuartusⅡ軟件選取可編程器件，對生成的HDL設(shè)計文件進行布局布線，并對NiosⅡ系統(tǒng)上的I/O口分配管腳、編譯，綜合生成一個適合目標器件的網(wǎng)表作為配置文件；最后，使用編程器和下載電纜將配置文件下載到開發(fā)板上。FPGA工程的編譯報告如圖6所示。

圖6 FPGA工程的編譯報告Fig.6 The compile report of FPGA project

4 測頻電路的硬件實現(xiàn)

利用高端復(fù)雜電路設(shè)計軟件ExpeditionPCB設(shè)計的電路板，如圖7所示。同時采用信號完整性分析軟件對電路板圖進行了高速信號的串擾、EMC等分析，預(yù)先確保了電路板設(shè)計質(zhì)量[4]。

圖7 高端復(fù)雜電路設(shè)計軟件Expedition PCB設(shè)計的電路板圖Fig.7 The circuit PCB scheme designed by advanced circuit design software Expedition PCB

樣機為一塊專用測頻電路板，按照功能可以分為：晶體振蕩器、輸入信號電平轉(zhuǎn)換器、閘門發(fā)生器、計數(shù)器、乘法器、除法器、數(shù)字信號處理軟核、通信接口以及電源管理系統(tǒng)[5]等模塊。

其中，晶體振蕩器作為標準頻率源和FPGA工作的全局時鐘；電平轉(zhuǎn)換器起到電平轉(zhuǎn)換和整形驅(qū)動的作用；鎖存器鎖存九路標頻和被測頻率的計數(shù)值；閘門發(fā)生器用于信號同步；乘法器/除法器用于數(shù)字運算；數(shù)字信號處理軟核進行數(shù)據(jù)處理、計數(shù)控制及通信處理，依據(jù)上位機的命令，將采樣結(jié)果通過通信串口傳輸給外部系統(tǒng)。電源管理系統(tǒng)給電路板分別提供5V、3.3V和1.2V三種電壓。

另外，設(shè)計不僅采用了新器件，而且大量地采用了新的軟件，包括FPGA設(shè)計軟件QuartusII系列(NiosⅡ、SignalTapII)、高端復(fù)雜電路設(shè)計軟件ExpeditionPCB系列(DxDesigner、ExpeditionPCB、I/ODesigner)、信號完整性分析軟件HyperLynx[6]。其他小軟件如串口調(diào)試助手、BorlandC++Builder等，這些先進的開發(fā)軟件都為電路設(shè)計提供了極大而有效率的幫助[7]。

5 試驗與分析

在試驗中，采用高精度的銣原子鐘WX-10標準頻率源做對比試驗。銣原子鐘準確度為5×10-9。將頻率標準的三路輸出信號隨機接入(并記錄)測頻電路的九路輸入端，分別進行0.1Hz、1Hz、10Hz采樣頻率的測試。在通電2s后開始采數(shù)。在0.1Hz、1Hz、10Hz采樣頻率下，現(xiàn)場至少測試15min，并提交調(diào)試階段測試的數(shù)據(jù)。測試完成后，用Excel繪制曲線圖，進行精度和穩(wěn)定性分析。

在每個采樣頻率下，對每通道數(shù)據(jù)求均值，該均值與頻率真值的相對誤差作為該通道的測頻準確度。對每通道數(shù)據(jù)求標準偏差，標準偏差與測頻真值之比作為該通道的測頻穩(wěn)定性。

取第一通道的測試均值與安捷倫5312A頻率計測得的結(jié)果進行對比，如表1所示。

表1 加速度計測試結(jié)果對比Tab.1 The test results contrast of accelerometer

加表的第一通道輸出，10Hz采樣頻率下的測試曲線如圖8所示。

圖8 加表的第一通道輸出的測試曲線Fig.8 The test curve of the firstchannel output for accelerometer

對測量精度進行了分析和計算，獲得以下對比的結(jié)果如表2所示。

表2 測試結(jié)果Tab.2 The test results

結(jié)果表明，該測頻電路實現(xiàn)了九路通道輸入，測頻范圍25～50kHz，輸出接口為RS422方式，測頻精度滿足指標要求，采樣頻率實現(xiàn)了輸出數(shù)據(jù)的速率有1次/10s、1次/s、10次/s三擋的要求。與振梁表聯(lián)調(diào)，在1Hz采樣時，不同通道的測試結(jié)果一致性好。

6 小結(jié)

通過研究與試驗，基于Nios Ⅱ嵌入式處理器的SOPC中精度測頻電路具有以下的特點：

(1)測頻電路系統(tǒng)的高度集成化

方案設(shè)計中，在一片F(xiàn)PGA內(nèi)部集成了所有的邏輯模塊、運算模塊、控制模塊、UART軟核等，幾乎實現(xiàn)了信號采集、數(shù)據(jù)處理、通信協(xié)議等全部功能，最大限度地減少了外圍離散電路的使用，這也是未來嵌入式系統(tǒng)發(fā)展的趨勢。

(2)設(shè)計軟件的高端復(fù)雜化

使用高端復(fù)雜電路設(shè)計軟件進行BGA封裝設(shè)計，采用BGA球柵陣列的封裝形式芯片，進行電路板制板。另外，PCB廠家只能獲得Gerber文件和鉆孔文件，這樣也提高了設(shè)計文件的保密性。

(3)較高的頻率測量精度

設(shè)計并改進運算模塊，提高測頻精度，高速采樣下的連續(xù)、實時采樣，優(yōu)化設(shè)計，盡量降低FPGA的資源利用率和功耗。實際測試時，被測信號為(40±10)kHz時，輸出數(shù)據(jù)的速率有1次/10s、1次/s、10次/s三擋(主要是受RS422/RS232轉(zhuǎn)換接頭的實時性和穩(wěn)定性的影響)。該樣機在1Hz采樣頻率下靜態(tài)測試每一路的實際精度為：相對誤差小于9.99×10-7，穩(wěn)定度小于4.90×10-8。

(4)FPGA的嵌入式軟核的應(yīng)用

鑒于FPGA的飛速發(fā)展，在可編程邏輯器件中不僅采用硬件的IP核，以節(jié)約資源提高設(shè)計效率，而且采用了Nios Ⅱ軟核這款32位高性能處理器在FPGA內(nèi)部進行配置，實現(xiàn)了可編程片上系統(tǒng)，提高了系統(tǒng)的可靠性。

基于Nios Ⅱ嵌入式處理器的SOPC中精度測頻電路的設(shè)計，采用以上關(guān)鍵技術(shù)將數(shù)據(jù)采樣和運算單元都集成在FPGA芯片中，形成一個片上操作系統(tǒng)SOPC，獲得了較高精度的測量結(jié)果。

[1] 章軍，張平，于剛.多周期同步測頻測量精度的提高[J].電測與儀表，2003，40(6)：16-17.

[2] 李蘭英.Nios Ⅱ嵌入式軟核SOPC設(shè)計原理及應(yīng)用[M].北京：北京航空航天大學(xué)出版社，2008.

[3] 周立功.SOPC嵌入式系統(tǒng)基礎(chǔ)教程[M].北京：北京航空航天大學(xué)出版社，2008.

[4] 張海風.HyperLynx仿真與PCB設(shè)計[M].北京：機械工業(yè)出版社，2006.

[5] 徐海軍，葉衛(wèi)東.FPGA在高性能數(shù)據(jù)采集系統(tǒng)中的應(yīng)用[J].計算機技術(shù)與應(yīng)用，2005，25(1)：40-43.

[6] 周潤景，景曉松.Mentor高速電路設(shè)計與仿真[M].北京：電子工業(yè)出版社，2008.

[7] 王誠，吳繼華，范麗珍，等.Altera FPGA/CPLD設(shè)計[M].北京：人民郵電出版社，2011.

SOPC Medium Precision Design for Frequency Measurement Circuit Based on Nios Ⅱ

DONG Jian-shu1，YUAN Xiao-yu1，WANG Hui2，YAN Zong-rui3

(1.Beijing Institute of Automatic Control Equipment，Beijing 100074，China；2.Beijing Revitalization Institute of Measurement and Test，Beijing 100074，China；3.Nanjing Naval Command Academy，Nanjing 210016，China)

The medium precision frequency measurement circuit is presented for the second measurement of quartz flap accelerator’s frequency output.Firstly，the scheme’s theoretical error is analyzed in detail by comparing and selecting proper measurements.Secondly，the frequency measurement circuit based on Nios Ⅱ embedded processor is discussed：both the data sampling and operation unit are integrated in FPGA chip，which forms SOPC，and a higher precision measurement result is achieved.

Frequency measurement；FPGA；Embedded processing；SOPC

2015 - 03 - 20；

2015 - 04 - 15。

董建樹(1979 - )，男，主要從事工業(yè)測控技術(shù)，信息化技術(shù)等方面的研究。

E-mail：treeplanter@163.com

TL822

A

2098-8110(2015)05-0070-06