李仁發(fā)，徐 實，趙振宇，王 耀，劉 暢，胡逸騉

(湖南大學 信息科學與工程學院,湖南 長沙 410082)

基于深亞微米工藝長互連線延遲優(yōu)化的設計方法研究*

李仁發(fā)?，徐 實，趙振宇，王 耀，劉 暢，胡逸騉

(湖南大學 信息科學與工程學院,湖南 長沙 410082)

隨著SoC方法學的使用，集成電路越來越復雜，設計規(guī)模越來越大，連線延時已經(jīng)成為影響時序收斂的關健因素之一.本文提出了一種基于物理設計的長線互連優(yōu)化方法，即優(yōu)化關鍵單元的布局，并選取、增、減repeater來優(yōu)化時序.本方法根據(jù)單元間的位置測定單元間距，指導設計中需要插入的repeater位置及數(shù)量.長互連延遲的優(yōu)化效果與所使用的單元、插入單元的間距、選用的線寬等影響因素有密切關系.28 nm工藝下，在間距200 μm～250 μm時插入8倍驅(qū)動(×8)規(guī)格的反相器(緩沖器)時效果最好.其次，將互連線上的緩沖器換成反相器， 互連延遲能降低10%.第三，使用更寬的走線能使長互連線延時再降低20～30 ps.

物理設計；預布局；長線優(yōu)化；EDA；優(yōu)化時序

隨著集成電路工藝的進步，高性能處理器的設計規(guī)模已超過10億晶體管，更多的物理資源，更高的器件密度導致后端物理設計變得越來越復雜，時序收斂成為高性能處理器實現(xiàn)的關鍵節(jié)點[1].在深亞微米工藝中，互連線延時與單元延時在整個電路延時中嚴重影響著時序的收斂，如何優(yōu)化長線時序是當前的研究熱點.

當前，互連線延遲優(yōu)化方法的研究工作主要面向自動化工具建模.文獻[2]提出了一種在EDA工具中使用基于預布局的時序優(yōu)化方法，但是這種方法純粹依賴EDA工具進行時序優(yōu)化很難達到預期的效果，經(jīng)常需要對關鍵路徑進行手動修改.文獻[3]從3D IC設計角度，以全新的眼光看待長線延遲帶來的不便，從三維層面的角度對走線優(yōu)化問題提出了看法，具有很強的啟發(fā)性.

本文提出了一種基于長線互連延遲的優(yōu)化方法．該優(yōu)化方法針對飛騰微處理器中，長線互連所占比重很高，并且集中在1 800～2 200 μm，商業(yè)工具無法將時序優(yōu)化收斂的情況下，通過對關鍵路徑上的標準單元進行提前布局，即在布圖規(guī)劃階段，硬核模塊擺放完成之后，將關鍵路徑上的標準單元類似于硬核模塊進行手動布局，并在預布局階段對存在的長路徑進行時序優(yōu)化.

在實際芯片模塊物理實現(xiàn)的過程中，我們發(fā)現(xiàn)EDA工具反復迭代并且難以優(yōu)化的路徑絕大部分都是在長線互連的情況下產(chǎn)生的[4].這是因為一旦路徑中出現(xiàn)了較長的互連線會直接導致改路徑上的Slew變長，進而導致當前路徑的延遲顯著增大.

為了避免這種現(xiàn)象，我們對設計當中出現(xiàn)的長線互聯(lián)路徑對其使用的單元，驅(qū)動路徑的長度均進行了專門優(yōu)化，使得EDA工具在運行時間上大大縮減.同時由于整個模塊中時序較差的路徑絕大部分也屬于長線互聯(lián)，進過專門優(yōu)化后，也使得整個設計模塊的違例大大減少，數(shù)據(jù)端的數(shù)據(jù)也能到得更快.

本文結(jié)構(gòu)組織如下：首先，引入互聯(lián)線的分析模型和長線延時的計算方法，研究插入優(yōu)化緩沖器尺寸、位置和數(shù)量對延時的影響.然后，對一段長線延時理論上的最佳優(yōu)化方法進行深入分析.對不同情況下的長線延時給出最優(yōu)化方案.最后，使用所提出的算法對長互聯(lián)線進行優(yōu)化，并與優(yōu)化前的延時進行比較，結(jié)果證明所提出的方法可有效減小互聯(lián)線的延時.

1 長線優(yōu)化方案

1.1 基本的長線延遲模型

導線的寄生(電容、電阻)參數(shù)是沿它的長度方向分布的，而不是集中在一點，需要建立分析模型來分析其延遲[5].本文的目標設計中，長線發(fā)生的場景一般在頂層全局互連上，這部分互連的特點是距離長，但互連數(shù)量不多，考慮到全局布局的空間資源，一般不容易出現(xiàn)緊密相鄰的長互連線，串擾問題可通過增加線間距和換層來解決，因此可以不考慮串擾以及其它噪聲對時序的影響.對于一段較長的導線，可以把它表示成一個n段RC的結(jié)構(gòu)，總電阻和電容分別表示成：

Rwire=nRw，Cwire=nCw．

Rwire為長線的等效電阻，Cw為長線的等效電容.

線延遲分析模型復雜，而且計算速度慢，因此人們開發(fā)了多種簡化RC模型，艾蒙延時計算模型是其中之一.艾蒙延時計算模型中，節(jié)點i處的延時可以由下式給出:

(1)

因此，對于一個分成三節(jié)的長線來說，計算艾蒙延時為：

T=R1C1+(R1+R2)C2+(R1+R2+R3)C3．

(2)

對于一條總長L的導線，如果把它平均分成n份，每段長為l，l=L/n，設Rl為路徑單位長度的電阻，Cl為導線單位長度的電容，則導線總的艾蒙延時為

Tl=(lRl)·(lCl)+2(lRl)·(lCl)+3(lRl)·

(lCl)+…+n(lRl)·(lCl)=

L2·RlCl/2=RwireCwire/2．

(3)

于是，長線延遲最優(yōu)問題轉(zhuǎn)換成求Rwire和Cwire的最優(yōu)解問題.

1．2 緩沖器插入算法

由式(3)可知，長線延時和導線的總長度L成平方關系.通常在長線中選擇合適的位置插入中繼單元，把長線分成若干段，這樣長線的總延時與總長L的關系線性化，從而達到減少總延時的目的.

一個比1X大M倍驅(qū)動能力的緩沖器的等效電阻R，輸入電容Cin和輸出電容Cout分別為：(比1X大M倍不準確，意味著M+1倍)

Reff=Reqn/M；

Cout=CeffWn(1+β)=CJ(1+β)；

Cin=CgWn(1+β)=CG(1+β)；

其中，M為使用緩沖器的倍數(shù)，Ceff為單位寬度的有效電容，β為PMOS與NMOS器件的尺寸比，Wn是1X緩沖器NMOS器件的尺寸.由此可知，每一段的埃蒙延遲為：

因此，優(yōu)化后的長線總埃蒙延遲為：

τall=N×τ=N(CG+CJ)Reqn(1+β)+

(4)

要使

成立，則：

(5)

可見，隨著插入單元間距的增大，延時趨勢先降后增.這是因為當所分的段數(shù)過多，緩沖器器件本身的延時將超過它所優(yōu)化掉的長線延時.使用以上方法可以得到理論上最優(yōu)的S和k值，從而實現(xiàn)最小長線延時.

例如，28 mCMOS工藝中，M5層金屬走線特性如下：

Rin=3.27 Ω/μm，Cin=0.1 fF/μm，L=2 000 μm，Reqn=12.5 kΩ，CG=2 fF/μm，Ceff=1 fF/μm，W=0.2 μm，β=2． 通過計算可以得到，×16倍驅(qū)動器驅(qū)動2 000 μm長線的延遲為0.780 ns.使用式(4)計算后推薦值使用驅(qū)動能力為×8的buffer，2 000 μm距離平均插入5個buffer延遲，則延遲降低為0.440 ns，下降36%.

2 長線優(yōu)化方法

一般地,在基于標準單元的芯片設計中，在布局階段對長線進行干預，能對時序收斂產(chǎn)生特別明顯的效果[6].布圖規(guī)劃階段，先要解決芯片內(nèi)部結(jié)構(gòu)在物理上的排布，主要確定芯片大小，完成芯片輸入輸出(I/O)單元、模塊以及大量硬核(IP核、模塊)的規(guī)劃等.在規(guī)劃的過程中，需要根據(jù)模塊間的相關關系、數(shù)據(jù)流向以及模塊規(guī)模，來確定這些硬模塊之間的相對位置(面積、形狀、端口)，規(guī)劃的好壞直接影響芯片的整體性能.合理的布局，能極大縮短模塊間距離，減少長路徑的數(shù)量.

2.1 長線優(yōu)化實現(xiàn)流程

圖1是物理設計階段長線優(yōu)化的具體實現(xiàn)流程[7]．

圖1 物理設計流程

1)將完成布局規(guī)劃之后的設計導入EDA(Electronics Design Automation，電子設計自動化)工具.

2)讓EDA工具進行標準單元的布局，然后做時序分析，分析關鍵路徑.

3)依據(jù)邏輯單元間的互連關系，將需要進行預布局的邏輯單元固定在特定的位置處，保證其位置不會因EDA工具優(yōu)化而改變.

4)完成邏輯單元位置固定，通過工具將布圖規(guī)劃的結(jié)果保存下來，在下一次重新導入設計的時候，就可以直接將帶有預布局的布圖規(guī)劃導入設計，即完成標準單元的布局.

需要注意到的是圖中優(yōu)化設計(Optimization Design)的過程，即設計工具與手工加入干預設計的過程，需要反復迭代.

本方法根據(jù)已得到的延遲信息在Place階段完成之后的對具有較長互連的數(shù)據(jù)路徑進行更換單元類型、調(diào)整單元間距等方式分別優(yōu)化.將路徑上需要互聯(lián)的單元提前進行布局并輸入命令保證已布局的單元不會因EDA工具優(yōu)化而產(chǎn)生位置的變化，這樣就可以在確保大路徑方向不變的情況下對特定路徑進行優(yōu)化.具體流程如圖2所示．

圖2 長線延遲優(yōu)化方法的引入

具體的實現(xiàn)步驟如下：

1)設計文件輸入以及布局首先要有一個已經(jīng)確定的布局來避免迭代，將輸入信息讀入EDA工具.

2)長線路徑優(yōu)化計算，由時序分析中違例路徑找出違例的長互連路徑，從第一條路徑開始計算，根據(jù)當前路徑的兩級非成對反相器、非緩沖器的距離，通過公式預估出當前路徑上平均插入單元的個數(shù)與間距，確定坐標位置，并將其信息輸出成tcl腳本形式，以便在下一步中應用.在這之后即可繼續(xù)進行下一條路徑的優(yōu)化預估.

3)在指導意見的前提下，對長互連路徑上的單元進行優(yōu)化擺放，使得初始寄存器位置固定.

4)設置約束，對于已優(yōu)化路徑上的單元進行約束，防止EDA工具錯誤優(yōu)化，將已布局的長線路徑重新優(yōu)化.

5)照正常步驟運行流程，直到布線階段抽取寄生參數(shù)，進行時序分析得到優(yōu)化過的關鍵路徑的時序，確認優(yōu)化成功與否.

6)根據(jù)最終得到的結(jié)果對優(yōu)化不成功的長線路徑進行小范圍的重新優(yōu)化.

從圖中可以看出，首先在一個已經(jīng)確定的布局結(jié)果的基礎上由靜態(tài)時序分析得到違例路徑報告，從中選取出由長線互聯(lián)導致違例的路徑進行逐一分析優(yōu)化．由于在基于EDA工具的設計流程中肯定會進行某種程度的優(yōu)化來保證時序的正常，這些靜態(tài)時序分析報告中的違例路徑一般就是工具反復多次優(yōu)化所不能解決的路徑；在此基礎之上重新運行一遍流程，在當次流程中Place階段對上一遍流程中優(yōu)化過的路徑上的單元按照已優(yōu)化的結(jié)果進行擺放并繼續(xù)運行EDA流程.

通過以上這種流程上的調(diào)整，使得在工具運行過程中無法得到優(yōu)化的路徑通過人為的、經(jīng)驗化的手段達到了減少違例路徑的目的，通過這一方式也減少了工具的迭代，節(jié)約了設計資源.如果經(jīng)過優(yōu)化的路徑或設計仍然不能滿足設計者的要求，那么就需要在第二輪設計中對從place階段開始的每個階段進行詳細分析，找出工具在運行過程中導致時序變差的誤操作并人工對其進行修改，這些修改可以是對EDA工具流程的優(yōu)化也可能是對當前設計不合理處的改動.

在運行的過程中還需要注意的是，對于已修改的路徑可能會對其他布線好的路徑造成更大的延遲和違例，需要仔細檢查.這是因為在優(yōu)化當前路徑的前提下，可能正好占用了其他路徑上的布局布線資源，使得本來已經(jīng)布局布線無錯誤的路徑因為單元位置的改動導致走線的復雜化[8].

選取在place階段對特定路徑進行調(diào)整的原因在于該階段僅對單元進行了擺放沒有真實走線，盡量早期就對設計進行干預，可以盡量減少優(yōu)化長線互連路徑所消耗的時間.

由于芯片設計的特殊性，后端物理流程一般居于整個芯片設計的最后，工程量大，時間緊，對于完成設計時間的要求尤為突出.長線優(yōu)化方法不僅降低了長線互連的延遲，還大大減少了工具反復優(yōu)化長線路徑的迭代時間.

本文在常規(guī)物理設計流程的基礎上對長線優(yōu)化方法進行改進，在物理設計早期對長線進行優(yōu)化干預，使得設計者在物理流程的運行過程中不再是被動的等待結(jié)果、運行機器流程，而得以提前對關鍵路徑進行人為的干預大大減少運行時間、優(yōu)化時間.

如圖3，實際運行中設計113萬單元的模塊(其中主要單元為SRAM)，在相同腳本設置的前提下，對其中的200條關鍵路徑均進行手工路徑優(yōu)化之后運行同樣步驟所需時間由原來的29 h縮減至23 h.大大減少了設計中的運行時間和迭代.這在漫長的后端物理設計優(yōu)化迭代的過程中，是難能可貴的.

使用長線互連優(yōu)化方法優(yōu)化前后的時間對比如圖4～5所示.可以看到整個設計流程的運行時間由原來的29 h減少到了23 h，得到了較好的效果.

圖3 物理設計單元數(shù)報告

圖4 優(yōu)化前28 nm物理設計流程所需時間統(tǒng)計

圖5 優(yōu)化后28 nm物理設計流程所需時間統(tǒng)計

經(jīng)過長線互連優(yōu)化的模塊不僅能夠大大降低運行時間，而且由于在一個設計模塊中的長線路徑一般都是時序違例較大或者延遲較高的路徑，經(jīng)過特定優(yōu)化手段后其時序也能得到大幅優(yōu)化.大幅降低了整個模塊的違例路徑數(shù)量，而且降低了模塊設計的難度.

2.2 驗證實驗原理

根據(jù)插入緩沖器的技術參數(shù)，利用公式進行計算，可以指導插入單元驅(qū)動能力和單元數(shù)的選擇.下面以飛騰高性能微處理設計中，使用本優(yōu)化的緩沖器插入方法優(yōu)化長互連線時序為例，說明實驗的基本原理，驗證插入緩沖器方法的正確性與實用性.

圖6(a)是EDA自動優(yōu)化后的結(jié)果，圖6(b)是利用本優(yōu)化方法后的結(jié)果.對比圖6(a)和6(b)可以看出，互連線延時由原來的809 ps降低到600 ps，延遲優(yōu)化25.8%.

3 長線優(yōu)化實驗

本實驗從插入不同緩沖器、更改走線層次和合理控制單元距離3個方面進行優(yōu)化.優(yōu)化時，還需要綜合考慮噪聲、功耗等多種情況.影響優(yōu)化的考量主要有以下幾個方面：1)走線寬度；2)所用單元自身的延遲；3)所用單元間的距離；4)所用單元的類型.

(a)EDA優(yōu)化后的時序路徑

(b)插入緩沖器優(yōu)化后的時序路徑

本設計的工藝中，不同走線層次的走線寬度不同，分別為0.05 μm,0.10 μm和0.20 μm 3種規(guī)格，單位距離的線延遲差異很大，計算和分析結(jié)果的時候需要特別考慮.為了使實驗具有說服力，我們選取比較具有代表性的4倍驅(qū)動(×4),6倍驅(qū)動(×6),9倍驅(qū)動(×9),11倍驅(qū)動(×11),13倍驅(qū)動(×13),16倍驅(qū)動(×16) 6種規(guī)格的中繼單元，即buffer和inverter，分別在2 000 μm長度下均勻間隔插入2～12個中繼單元.這個實驗可以得出：1)不同規(guī)格的單元在什么情況(插入間距)下能達到最佳；2)橫向比較獲得，長線下的最佳中繼單元.實驗參數(shù)如表1所示.

表1 實驗參數(shù)

值得注意的是，單元的驅(qū)動能力越強，工作電流越大，尤其是反轉(zhuǎn)時的短路電流，容易出現(xiàn)IRdrop和EM問題.因此，在經(jīng)驗中不把大驅(qū)動單元作為研究對象，但這種單元往往會在時序收斂的最后階段采用.

3.1 長線延遲影響因素分析

插入中繼單元的互連線是非常有效互連線時序優(yōu)化方法[9].插入緩沖器優(yōu)化技術能否達到最優(yōu)的優(yōu)化效果主要取決于所選用單元驅(qū)動的大小、數(shù)目和單元間的間距以及走線的寬度是否合適.

下面的實驗是針對不同間距插入不同緩沖器，進而得到插入緩沖器驅(qū)動的大小、單元間距、走線的寬度和數(shù)目的具體參數(shù).

從圖7中可得出：在同一條長線上插入不同驅(qū)動緩沖器，BUF16在表1所列的緩沖器中對互連線延時優(yōu)化效果最好；隨著插入BUFER單元間距的減小，所有實驗組延時呈現(xiàn)先減小后緩慢增加的趨勢，并且大約在400～333 μm這段距離內(nèi)取得整體延時的最小值.值得注意的是，使用0.2 μm線寬的情況時，應選取規(guī)格大于×9的buffer，延遲可縮短30～35 ps，而采用其余驅(qū)動能力的中繼單元并試圖通過改變走線寬度來達到大幅減少延遲的目的是不現(xiàn)實的.從圖7可看出，單元間距在200～400 μm之間時，所有的INV單元驅(qū)動0.2 μm線寬的長線延遲比其它兩種規(guī)格的線寬更低；當間距增大到285～181 μm時，一部分較小的INV單元驅(qū)動0.1 μm甚至0.05 μm線寬的長線延遲可能比0.2 μm線寬更低.因此，結(jié)論如下：在單元間間距較遠的情況(200～400 μm)下，無論使用何種類型的INV單元均推薦使用0.2 μm寬的走線，但近距離(285～18 μm)連接單元時，則需要使用0.1或0.05 μm線.使用驅(qū)動能力大于×9的單元時，使用0.2 μm線是最優(yōu)的.增大線寬對減小線延遲有正收益，但設計師在使用這一技術時需要注意負面開銷(如打孔換層)，要綜合這些負面開銷，來決定是否采用變更走線層次.并且圖7還表明，隨著插入不同多級緩沖器時，長互連線的總延時總是先減小后增大，這是因為插入緩沖器時會增加緩沖器的器件延時，當增加的器件延時大于優(yōu)化互連線延時所得到的收益時就會使整體延時反而變大，所以插入緩沖器優(yōu)化技術也不是插得數(shù)目越多越好，要插入適合的數(shù)目才會有優(yōu)化效果.

圖7 插入各種單元的延遲趨勢圖

在此基礎上我們又進行了詳細的實驗對比，從中可以得出：INV、BUFER單元間距離為2 000 μm到666 μm時，使用0.2 μm線寬的連線能獲得較好的延時收益，其它距離則與所選取的線寬關系不大，在不同線上插入多個緩沖器時，當互連線延時降低25 ps左右后，再插入緩沖器，會使得長線延時反而增大：盡管互連線自身延時出現(xiàn)呈下降趨勢，但插入的器件延時呈上升趨勢，總延時隨器件數(shù)量增多先減小后增大.根據(jù)以上實驗結(jié)果，我們將25 ps作為判斷長線的標準，作為可以進行插入緩沖器的一個最小互連線延時值.

從這些圖中還可以看出，相同規(guī)格下使用INV單元的路徑的總延遲總是小于使用相同類型BUFFER路徑的總延遲.

3.2 實驗結(jié)果總結(jié)

根據(jù)第2節(jié)和第3節(jié)中的插人緩沖器的估算以及具體路徑中應用的效果，在優(yōu)先考慮性能的前提下，得到了與公式相近的結(jié)果，表明公式可以在一定程度上對于長線互連延遲優(yōu)化的工作起到指導作用.對于長互連線延時的優(yōu)化，如果采用緩沖BUFER優(yōu)化延時，每隔285 μm～400 μm間插人一個大小為×16的BUFER時可以使得長互連線延時達到最小；如果采用反相器優(yōu)化延時，每隔200 μm～250 μm間插人一個大小為×16的反相器可使得總的互連線延時達到最優(yōu).

4 結(jié) 論

本文分析了深亞微米工藝下大規(guī)模物理設計中互連線延時的影響因素及其優(yōu)化方法，實驗研究了不同因素對互連線延時的影響.首先，可以根據(jù)單元之間位置測定單元間距并按照設計中的需要指導插入緩沖器的數(shù)量.其次，將互連線上的偶數(shù)數(shù)量的緩沖器換成相同數(shù)量的反相器，能大大降低互連線間的延遲，且增加布線空間.第三，使用高層金屬能使長互連線延時降低20～30 ps左右，但會增加布線資源的需求.這些方法能對互連線的延時及布線起到一定優(yōu)化，可以使我們的設計更快收斂.本文只是對互連線延時優(yōu)化作了初步研究，針對未來更高工藝水平的設計要求，仍需對互連線的延時優(yōu)化作更深層次的研究.

隨著集成電路規(guī)模的不斷增大，時鐘頻率也在不斷地攀升，如何使得時序收斂成為芯片設計者最關心的問題．本文從標準單元的布局著手，對一些特殊的標準單元，特別是關鍵路徑上的標準單元進行預布局，并對存在的長路徑采用插入中間緩沖器來優(yōu)化延時.本文從模型推導出插入單元的方法，并通過實驗驗證了這個方法，長互連線延時優(yōu)化被應用于飛騰微處理器設計中，已經(jīng)取得了明顯的效果.目前本方法還需要大量手工干預和人工分析，而且也沒有考慮打孔等其他因素，僅適合在設計有少量長路徑違反的前提下使用，或者是在設計過程中EDA進行多次優(yōu)化迭代后對其無法優(yōu)化的少數(shù)路徑再進行優(yōu)化，自動化是下一步研究內(nèi)容.

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Interconnect Delay Optimization for Deep Submicron Technology

LI Ren-fa?，XU Shi,ZHAO Zhen-yu，WANG Yao，LIU Chang， HU Yi-kun

(College of Information Science and Engineering， Hunan Univ， Changsha， Hunan 410082,China)

As manufacturing technology for Integrated Circuit (IC) enters into 28nm technology node， the number of transistors on chip keeps on growing dramatically all the time，and interconnect delay has become one of the major obstacles of timing closure for IC designs. This paper proposed a physical-aware long-interconnect optimization methodology. The main idea of the proposed methodology is that: key cells/elements for long-interconnect delay optimization are identified and placed at place stage in EDA tools; And then，timing delay is optimized by adding/deleting buffer cells. The proposed methodology provides a solution to the problem of long-interconnect optimization issue for VLSI design in EDA tools. Experimental results indicate that:1) the quantity of buffers to be inserted can be guided by the interconnect distance between the key elements and optimized according to the specific design requirements，and using ×8 buffer between the distance in 200 μm and 250 μm can obtain the most effective effect;2) substituting the buffers with inverter-pairs can reduce the total interconnect delay dramatically by 10%; 3) using wide metal can further reduce interconnect delay for 20～30 ps.

physical design; pre-place; long interconnect delay optimization; electronics design automation(EDA); timing optimization

1674-2974(2015)04-0085-08

2014-09-17

李仁發(fā)(1956-)，湖南郴州人，湖南大學教授

?通訊聯(lián)系人，E-mail:lirenfa@vip.sina.com

TP302．4

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