黃 凱，林 威，蔣進(jìn)松，胡 騰，修思文，嚴(yán)曉浪

（1．浙江大學(xué)a．電子信息技術(shù)與系統(tǒng)研究所；b．超大規(guī)模集成電路設(shè)計(jì)研究所，杭州310027；2．中國計(jì)量學(xué)院光學(xué)與電子科技學(xué)院，杭州310018）

1 概述

USB因具備熱插拔、易擴(kuò)展的特點(diǎn)，在計(jì)算機(jī)外設(shè)接口中得到了廣泛應(yīng)用。隨著科技不斷發(fā)展，各式各樣的新設(shè)備不斷涌現(xiàn)，尤其是多媒體格式和大容量存儲(chǔ)器的普及，大幅提高了對(duì)傳輸速率的要求。傳統(tǒng) USB 2．0［1］協(xié)議的最大帶寬只有480Mb／s，已經(jīng)遠(yuǎn)不能滿足用戶的需求。于是，新一代USB傳輸協(xié)議——USB 3．0［1］應(yīng)運(yùn)而生，其傳輸帶寬高達(dá)5．0Gb／s，已成為目前研究的熱點(diǎn)。隨著集成電路集成度的不斷提高，功能日趨復(fù)雜，基于知識(shí)產(chǎn)權(quán)（Intellectual Property，IP）重用的片上系統(tǒng)（System on Chip，SoC）設(shè)計(jì)方法已成為集成電路設(shè)計(jì)的主流。因此，對(duì)實(shí)現(xiàn)各種類型的支持USB 3．0接口的外設(shè)產(chǎn)品而言，USB 3．0設(shè)備控制器IP不可或缺。

基于USB 3．0設(shè)備控制器IP的可重用性，可將其集成到目標(biāo)芯片中，從而提高芯片設(shè)計(jì)效率，降低設(shè)計(jì)風(fēng)險(xiǎn)。在USB 3．0設(shè)備控制器設(shè)計(jì)中，IP的可配置性是提高可重用性的關(guān)鍵［2］。IP的可配置性主要體現(xiàn)在接口和功能上。接口可配可以簡化集成的復(fù)雜度；功能可配可以在性能和成本之間取得良好的折中。同時(shí)，隨著SoC系統(tǒng)規(guī)模的不斷增大，芯片的功耗也是設(shè)計(jì)者需要關(guān)注的指標(biāo)，尤其是對(duì)移動(dòng)設(shè)備的功耗指標(biāo)要求更高。為了滿足芯片的功耗指標(biāo)，對(duì)USB 3．0設(shè)備控制器進(jìn)行低功耗設(shè)計(jì)是非常必要的。USB 3．0協(xié)議支持全雙工工作，在單方向傳輸時(shí)，另一通道處于空閑狀態(tài)。USB在某些鏈路狀態(tài)下，處于空閑狀態(tài)而沒有進(jìn)行包的傳輸。如何減少這些空閑狀態(tài)的功耗是關(guān)鍵。

本文設(shè)計(jì)一種靈活可配、低功耗的USB 3．0設(shè)備控制器。USB 3．0設(shè)備控制器支持系統(tǒng)總線可配、物理層接口可配、端點(diǎn)屬性可配、緩沖可配以及低功耗策略可配，增強(qiáng)了IP可重用性。采用門控時(shí)鐘和門控電源2種低功耗策略減少功耗。使用IP－XACT標(biāo)準(zhǔn)［3］對(duì)USB 3．0設(shè)備控制器進(jìn)行封裝設(shè)計(jì)，使其可快速集成到目標(biāo)系統(tǒng)中，并自動(dòng)生成仿真平臺(tái)。

2 協(xié)議分析

USB 3．0協(xié)議向下兼容 USB 2．0協(xié)議，因此USB 3．0設(shè)備控制器（簡稱U3DC）應(yīng)實(shí)現(xiàn)高速和超高速兩部分［4］。高速部分的實(shí)現(xiàn)技術(shù)已成熟，本文不作詳細(xì)介紹。本文設(shè)計(jì)的U3DC，實(shí)現(xiàn)了超高速部分的協(xié)議層和鏈路層，通過標(biāo)準(zhǔn)的PIPE（Physical Interface for PCI Express）接口與第三方物理層相連完成超高速功能。圖1為USB 3．0協(xié)議層和鏈路層的數(shù)據(jù)通道示意圖。

圖1 USB 3．0協(xié)議層和鏈路層的數(shù)據(jù)通道

超高速鏈路層主要負(fù)責(zé)鏈路管理并確保數(shù)據(jù)的正確傳輸。對(duì)于設(shè)備到主機(jī)（IN）的傳輸，鏈路層從協(xié)議層接收包頭（Packet Header，PH）或數(shù)據(jù)。鏈路層向包頭插入頭包幀標(biāo)識(shí)（HPSTART）、CRC16和鏈路控制字（Link Control Word，LCW）組成頭包（Header Packet，HP），向數(shù)據(jù)插入 CRC32、數(shù)據(jù)包載荷幀起始標(biāo)識(shí)（DPPSTART）和幀結(jié)束標(biāo)識(shí)（DPPEND）組成數(shù)據(jù)包載荷（DATA Packet Payload，DPP），并通過仲裁器向物理層選擇輸出頭包、數(shù)據(jù)包載荷和鏈路命令（Link Command，LC）［5］。對(duì)于主機(jī)到設(shè)備（OUT）的傳輸，鏈路層負(fù)責(zé)提取、解析鏈路命令，并檢測(cè)包的正確性，流程如圖2所示。鏈路層還定義了鏈路訓(xùn)練狀態(tài)機(jī)，主要用于鏈路狀態(tài)和功耗管理。按照USB 3．0協(xié)議的規(guī)定，鏈路訓(xùn)練狀態(tài)機(jī)共12個(gè)狀態(tài)。其中，U0狀態(tài)為普通運(yùn)行狀態(tài)；U1，U2，U3為空閑狀態(tài)，鏈路之間無包傳輸；U3狀態(tài)又稱掛起狀態(tài)，其退出時(shí)間比U1，U2的退出時(shí)間更長。

圖2 鏈路層接收流程

超高速協(xié)議層定義了在主機(jī)和設(shè)備端點(diǎn)（endpoint）之間的通信規(guī)則。協(xié)議中定義了2種包結(jié)構(gòu)：頭包和數(shù)據(jù)包載荷；4種包類型：鏈路管理包（Link Management Packet，LMP），事務(wù)包（Transaction Packet，TP），數(shù)據(jù)包（Data Pack，DP）和同步時(shí)間戳包（Isochronous Timestamp Packet，ITP）。其中，數(shù)據(jù)包由數(shù)據(jù)包頭（Data Packet Header，DPH）和數(shù)據(jù)包載荷構(gòu)成。LMP，TP，ITP，DPH均屬于頭包。協(xié)議層還定義了4種傳輸類型：控制傳輸，批量傳輸，中斷傳輸和同步傳輸?？刂苽鬏斢糜谠O(shè)備的枚舉過程，其余3種傳輸用于設(shè)備的功能實(shí)現(xiàn)。協(xié)議層對(duì)接收到的包進(jìn)行類型判定后，再對(duì)頭包剩余字段進(jìn)行解析處理，若為數(shù)據(jù)包頭，則開始接收數(shù)據(jù)包載荷。協(xié)議層根據(jù)處理信息，生成相應(yīng)的包進(jìn)行響應(yīng)，如成功接收數(shù)據(jù)包后生成ACK TP進(jìn)行響應(yīng)。

3 控制器設(shè)計(jì)

U3DC總體架構(gòu)如圖3所示，主要分為三部分：應(yīng)用層接口單元，同步模塊和USB功能模塊。應(yīng)用層接口單元負(fù)責(zé)控制器功能模塊和系統(tǒng)之間的通信。USB功能模塊負(fù)責(zé)完成除物理層之外的高速協(xié)議和超高速協(xié)議。U3DC共有以下4個(gè)時(shí)鐘域：應(yīng)用層接口工作時(shí)鐘域（bus＿clk），高速協(xié)議部分工作時(shí)鐘域（mac2＿clk），超高速協(xié)議部分工作時(shí)鐘域（mac3＿clk）以及低頻率的掛起時(shí)鐘域（sp＿clk），由時(shí)鐘／復(fù)位單元模塊負(fù)責(zé)內(nèi)部時(shí)鐘和復(fù)位的管理。由于應(yīng)用層接口單元與USB功能模塊的工作時(shí)鐘在不同的時(shí)鐘域，因此需要同步模塊進(jìn)行同步。同步模塊中包含多路數(shù)據(jù)選擇器，根據(jù)USB工作的速度模式來決定數(shù)據(jù)流走向。

圖3 USB 3．0設(shè)備控制器架構(gòu)

USB 3．0設(shè)備控制器架構(gòu)主要包含以下部分：

（1）超高速協(xié)議部分。鏈路層由鏈路控制單元、發(fā)送單元和接收單元組成。發(fā)送單元和接收單元負(fù)責(zé)發(fā)送和接收數(shù)據(jù)。鏈路層確保數(shù)據(jù)正確性的措施之一是CRC校驗(yàn)。CRC5，CRC16和CRC32分別用于檢查鏈路控制字、頭包包頭和數(shù)據(jù)包凈負(fù)載的正確性。在USB 3．0協(xié)議中，數(shù)據(jù)最高帶寬可達(dá)5．0Gb／s，CRC串行生成方法并不能滿足實(shí)時(shí)性，本文采用并行設(shè)計(jì)方法。CRC5余數(shù)初始值為5’h1f，其生成多項(xiàng)式為：G（X）＝X5＋X2＋1。

推導(dǎo)出CRC5的余數(shù)多項(xiàng)式表達(dá)式為：

其中，in［10：0］為鏈路控制字中除CRC5之外的11位鏈路控制信息。對(duì)于CRC16和CRC32C，每次輸入32位數(shù)據(jù)，得出的余數(shù)作為下一次的余數(shù)初始值，經(jīng)過多次計(jì)算得出最終余數(shù)。雖然并行設(shè)計(jì)方法帶來了額外的硬件開銷，但提高了性能。

鏈路控制單元由鏈路訓(xùn)練狀態(tài)機(jī)、低功耗控制器和重發(fā)控制模塊組成。當(dāng)進(jìn)入U(xiǎn)1，U2，U3狀態(tài)時(shí)，低功耗控制器通知發(fā)送單元和接收單元不再進(jìn)行包傳輸。為了能夠存儲(chǔ)4個(gè)未收到應(yīng)答的包頭，在重發(fā)控制模塊中實(shí)現(xiàn)一個(gè)4個(gè)包頭大小的重發(fā)緩沖［6］。為了能夠定位需要重發(fā)的包頭位置，重發(fā)緩沖除了需要讀、寫指針外，還需要額外的定位讀指針來指向第一個(gè)未收到應(yīng)答的包頭。當(dāng)收到LBAD命令或進(jìn)行恢復(fù)操作，重發(fā)控制器須發(fā)送未應(yīng)答的頭包。圖4顯示了重發(fā)控制器的狀態(tài)機(jī)。

根據(jù)4種傳輸類型，端點(diǎn)可分為：控制端點(diǎn)，批量端點(diǎn)，中斷端點(diǎn)和同步端點(diǎn)。U3DC支持端點(diǎn)個(gè)數(shù)可配，最多可支持16個(gè)IN端點(diǎn)和16個(gè)OUT端點(diǎn)。端點(diǎn)0固定為控制OUT端點(diǎn)，端點(diǎn)1固定為控制IN端點(diǎn)。其余端點(diǎn)屬性支持軟件可配，通過對(duì)端點(diǎn)屬性的判定，選擇相應(yīng)的控制邏輯。端點(diǎn)屬性可配雖然增加了硬件開銷，但增強(qiáng)了應(yīng)用的靈活性。協(xié)議傳輸層中的發(fā)送和接收傳輸引擎分別負(fù)責(zé)所有端點(diǎn)的IN傳輸和OUT傳輸，控制引擎負(fù)責(zé)傳輸管理，并將傳輸狀態(tài)更新到應(yīng)用層接口單元。

圖4 重發(fā)控制器狀態(tài)機(jī)

（2）應(yīng)用層接口單元?？偩€帶寬有限會(huì)降低U3DC性能以及增加等待功耗。增加先入先出（First In First Out，F(xiàn)IFO）緩沖可有效地提高總線性能。緩沖根據(jù)協(xié)議傳輸狀態(tài)進(jìn)行讀寫，又約束協(xié)議傳輸層的傳輸，即協(xié)議傳輸層和緩沖管理單元共同實(shí)現(xiàn)了協(xié)議層。緩沖由雙端口的RAM組成，其尺寸可根據(jù)端點(diǎn)支持的最大包尺寸和突發(fā)操作個(gè)數(shù)進(jìn)行配置，其中發(fā)送緩沖的個(gè)數(shù)可配。當(dāng)進(jìn)行IN傳輸時(shí)，U3DC將數(shù)據(jù)預(yù)取到發(fā)送緩沖中以提高性能，但若此時(shí)有n個(gè)有效的IN端點(diǎn)，控制器將無法判斷主機(jī)從哪個(gè)IN端點(diǎn)獲取數(shù)據(jù)，因此緩沖管理單元需要配置n個(gè)發(fā)送緩沖。當(dāng)進(jìn)行OUT傳輸時(shí)，調(diào)度控制單元根據(jù)接收緩沖剩余空間對(duì)主機(jī)的請(qǐng)求進(jìn)行響應(yīng)。當(dāng)接收緩沖剩余空間小于一個(gè)包尺寸時(shí)，調(diào)度控制單元將向協(xié)議傳輸層發(fā)送未準(zhǔn)備（Not Ready，NRDY）請(qǐng)求；當(dāng)調(diào)度控制單元從協(xié)議層接收到CRC32校驗(yàn)錯(cuò)誤或者數(shù)據(jù)包負(fù)載丟棄標(biāo)識(shí)（Data Packet Payload Abort，DPPABORT），存入接收緩沖的數(shù)據(jù)將被丟棄。

（3）可配置模塊。為了能夠快速集成到目標(biāo)芯片中，U3DC在接口上支持系統(tǒng)總線可配和物理層接口可配。U3DC的總線主從接口支持硬件可配以及AHB／AXI總線［7］。為了達(dá)到一定的吞吐量，其數(shù)據(jù)位寬可根據(jù)系統(tǒng)頻率進(jìn)行配置。USB 2．0物理層接口單元支持硬件可配，支持UTMI（USB 2．0 Transceiver Macro Cell Interface）和 ULPI（USB 2．0Transceiver Macro Cell Low Pin Interface），且數(shù)據(jù)位寬支持8位、16位。USB 3．0物理層接口單元負(fù)責(zé)完成PIPE接口的控制時(shí)序邏輯，數(shù)據(jù)位寬支持8位、16位、32位。為了使U3DC的時(shí)序更容易收斂，USB 3．0鏈路層和物理層接口單元的數(shù)據(jù)寬度固定為32位，通過多路數(shù)據(jù)選擇器實(shí)現(xiàn)位寬匹配，同時(shí)對(duì)物理層提供的pipe＿clk時(shí)鐘進(jìn)行相應(yīng)的分頻。

4 低功耗設(shè)計(jì)

4．1 門控時(shí)鐘

門控時(shí)鐘策略是低功耗設(shè)計(jì)中最常用的技術(shù)之一，主要減小非工作狀態(tài)邏輯的動(dòng)態(tài)功耗［8］。U3DC包含高速模塊和超高速模塊，其中只有一個(gè)模塊進(jìn)行工作，另一個(gè)模塊處于空閑狀態(tài)。超高速模塊分為發(fā)送和接收2個(gè)獨(dú)立的通道，當(dāng)只進(jìn)行單一方向傳輸時(shí)，另一通道處于空閑狀態(tài)。超高速模塊還定義了U1，U2，U3 3種低功耗狀態(tài)。在這3種低功耗狀態(tài)下，超高速模塊不進(jìn)行數(shù)據(jù)傳輸，處于空閑狀態(tài)。這些空閑狀態(tài)使得通過門控時(shí)鐘降低動(dòng)態(tài)功耗成為可能。超高速工作模式下的門控時(shí)鐘架構(gòu)及其核心單元如圖5所示。

圖5 門控時(shí)鐘架構(gòu)及其核心單元

門控時(shí)鐘架構(gòu)主要包含以模塊：

（1）超高速協(xié)議模塊。當(dāng)控制器工作在超高速模式下，鏈路層接收單元未收到來自物理層的有效數(shù)據(jù)時(shí)，處于空閑狀態(tài)，工作時(shí)鐘被屏蔽；鏈路層發(fā)送單元未收到來自協(xié)議層的有效數(shù)據(jù)或來自鏈路控制單元的發(fā)送鏈路命令請(qǐng)求時(shí)，處于空閑狀態(tài)，工作時(shí)鐘被屏蔽。在OUT傳輸中，鏈路層對(duì)收到的頭包和數(shù)據(jù)包載荷進(jìn)行檢查后，將正確的包頭和數(shù)據(jù)傳到協(xié)議層中，此時(shí)接收引擎開始工作。在IN傳輸中，控制器不需等待主機(jī)的應(yīng)答便可繼續(xù)發(fā)送下一個(gè)數(shù)據(jù)包，因此整個(gè)過程中發(fā)送通道的工作時(shí)鐘不被屏蔽。當(dāng)控制器進(jìn)入掛起模式時(shí)，mac3＿clk切換成低頻率的sp＿clk以降低部分動(dòng)態(tài)功耗。當(dāng)工作模式切換成高速模式，超高速模塊邏輯處于非工作狀態(tài)，mac3＿clk被屏蔽。

（2）應(yīng)用層接口單元。根據(jù)總線帶寬分配情況以及對(duì)緩沖空間是否達(dá)到閾值的判定對(duì)讀寫控制單元的工作時(shí)鐘進(jìn)行屏蔽和開啟。當(dāng)進(jìn)行OUT傳輸時(shí)，接收緩沖接收主機(jī)發(fā)送的數(shù)據(jù)，而發(fā)送緩沖處于空閑，其時(shí)鐘被屏蔽。當(dāng)總線帶寬較低時(shí)，可能導(dǎo)致OUT傳輸結(jié)束時(shí)，接收緩沖中仍有數(shù)據(jù)，需要讀寫控制單元繼續(xù)將數(shù)據(jù)寫到系統(tǒng)存儲(chǔ)中。當(dāng)進(jìn)行IN傳輸時(shí)，發(fā)送緩沖的時(shí)鐘一直開啟。

4．2 門控電源

U3DC在掛起模式時(shí)，雖然通過降低工作頻率可減少大部分動(dòng)態(tài)功耗，但仍存在一定的動(dòng)態(tài)功耗和靜態(tài)功耗。而此時(shí)的U3DC只負(fù)責(zé)檢測(cè)喚醒，大部分邏輯是空閑的。所以，在設(shè)計(jì)中采用了門控電源策略，以減少冗余邏輯的功耗。當(dāng)采用門控電源策略時(shí)，U3DC會(huì)增加功耗管理單元。功耗管理單元與芯片中的電源管理單元配合工作完成進(jìn)入、退出休眠模式（hibernation），其架構(gòu)如圖6所示。U3DC的工作電壓為V1，功耗管理單元的工作電壓為V2，可根據(jù)需求將V1斷開。這2個(gè)電源域之間需添加隔離單元（isolation cell），以免U3DC重新上電時(shí)對(duì)功耗管理單元有所影響。當(dāng)U3DC進(jìn)入掛起模式時(shí)，可通過軟件配置請(qǐng)求進(jìn)入休眠模式，電源管理單元通知U3DC和功耗管理單元進(jìn)入休眠模式，并等到功耗管理單元接管物理層接口后，將電源V1斷開。進(jìn)入休眠模式分2種情況：（1）與Host保持連接（connect），Device進(jìn)入掛起模式；（2）Device檢測(cè)到斷開連接（disconnected）中斷，進(jìn)入掛起模式。退出休眠模式與進(jìn)入休眠模式相對(duì)應(yīng)。

圖6 功耗管理架構(gòu)

進(jìn)入和退出休眠模式流程如圖7所示。當(dāng)Device與Host保持連接并進(jìn)入掛起模式時(shí)，軟件可配置U3DC進(jìn)入休眠模式。首先，U3DC結(jié)束當(dāng)前傳輸，并把端點(diǎn)信息和寄存器值存儲(chǔ)到功耗管理單元中。完成信息存儲(chǔ)后，功耗管理單元將接管物理層接口，并通知電源管理單元將U3DC的電源斷開。當(dāng)功耗管理單元檢測(cè)到喚醒邏輯或軟件配置退出休眠模式時(shí)，電源管理單元將恢復(fù)U3DC的電源。U3DC從存儲(chǔ)單元中讀取寄存器值用于控制器的初始化，讀取端點(diǎn)信息用于恢復(fù)傳輸。而當(dāng)U3DC在disconnect狀態(tài)下進(jìn)入休眠模式時(shí)無需存儲(chǔ)信息，退出休眠模式時(shí)也不用讀取任何存儲(chǔ)信息。

圖7 休眠模式切換流程

5 面向SoC的IP核設(shè)計(jì)

IP和平臺(tái)復(fù)用可大大降低SoC的設(shè)計(jì)復(fù)雜度，業(yè)界提出了多種標(biāo)準(zhǔn)用于IP和平臺(tái)復(fù)用的電子自動(dòng)化設(shè)計(jì)。其中，IP－XACT標(biāo)準(zhǔn)因在IP可配置和系統(tǒng)平臺(tái)搭建上的優(yōu)越性得到了廣泛應(yīng)用。本文設(shè)計(jì)中采用IP－XACT標(biāo)準(zhǔn)，將U3DC進(jìn)行封裝，并利用SoC＿Integrator（SI）［9］導(dǎo)入 USB庫文件進(jìn)行 USB配置、SoC系統(tǒng)集成以及仿真平臺(tái)搭建。USB庫文件包括USB IP－XACT xml文件、USB生成器、USB RTL代碼模板以及USB驗(yàn)證模板。xml文件中描述了U3DC的物理層接口、總線接口以及配置參數(shù)。驗(yàn)證模板包括測(cè)試激勵(lì)和測(cè)試IP（Verification IP，VIP）。

SoC集成流程如圖8所示。首先。SI導(dǎo)入各個(gè)IP的xml文件，通過分析獲取IP名和工藝信息，通過用戶界面配置各個(gè)IP的參數(shù)，并更新其xml文件的配置信息。配置完成后，SI將各個(gè)IP的庫文件拷貝到工作目錄下，并調(diào)用IP生成器。USB生成器會(huì)根據(jù)配置信息進(jìn)行以下操作：（1）生成目標(biāo)RTL代碼。根據(jù)配置參數(shù)，修改RTL宏文件，從而開啟或屏蔽硬件邏輯。（2）生成激勵(lì)。根據(jù)配置信息，修改測(cè)試激勵(lì)的宏文件，從而生成與目標(biāo)RTL代碼相對(duì)應(yīng)的激勵(lì)。（3）修改 VIP。若配置參數(shù)“Instance Device PHY in SoC”為Yes時(shí)，USB生成器刪除VIP模板中的設(shè)備物理層單元；（4）修改xml文件。USB生成器根據(jù)接口的配置參數(shù)，刪除xml中無用的端口信息。（5）SI分析修改后的xml文件，獲取互連和仿真信息實(shí)現(xiàn)系統(tǒng)集成和仿真平臺(tái)的搭建。

圖8 SoC集成流程

為驗(yàn)證U3DC的功能，仿真平臺(tái)需建立主機(jī)模型與之通信。主機(jī)模型可通過配置發(fā)起特定的傳輸、檢測(cè)U3DC的響應(yīng)并對(duì)比接收數(shù)據(jù)和發(fā)送數(shù)據(jù)。USB傳輸類型分控制傳輸、批量傳輸、中斷傳輸和等時(shí)傳輸，而USB傳輸方向分IN傳輸和OUT傳輸。測(cè)試中不僅需要覆蓋所有這些傳輸，還需測(cè)試控制器的低功耗管理以及USB糾錯(cuò)功能［10－11］。配置參數(shù)“Instance Device PHY in SoC”為Yes時(shí)，仿真平臺(tái)如圖9所示，CPU通過總線與U3DC進(jìn)行通信，U3DC與第三方 USB 2．0PHY，USB 3．0PHY 相連之后再與Host行為模型進(jìn)行通信。系統(tǒng)存儲(chǔ)分為兩部分，分別存儲(chǔ)通信數(shù)據(jù)與特定的觸發(fā)數(shù)據(jù)以同步CPU和Host行為。CPU通過執(zhí)行test．c編譯生成的匯編指令進(jìn)行U3DC的初始化配置和端點(diǎn)配置，若為IN傳輸還需準(zhǔn)備凈載數(shù)據(jù)包。CPU完成U3DC的配置后，向同步存儲(chǔ)中寫入觸發(fā)數(shù)據(jù)以觸發(fā)test．v調(diào)用任務(wù)進(jìn)行Host配置，使其發(fā)起特定的傳輸。在每次傳輸完成后，對(duì)比收發(fā)數(shù)據(jù)是否一致。在整個(gè)傳輸過程中BUS Monitor監(jiān)測(cè)USB總線行為，并將總線事件輸出到test．log中，以便調(diào)試。

圖9 U3DC功能仿真平臺(tái)

6 實(shí)驗(yàn)結(jié)果與分析

6．1 面積評(píng)估

本文提出的U3DC具有較高的可配置性，可根據(jù)應(yīng)用需求進(jìn)行配置。為滿足應(yīng)用的基本需求，控制器的端點(diǎn)個(gè)數(shù)不會(huì)少于4。不同配置下的U3DC面積有所不同。本文采用smic55LL工藝庫，使用Synopsys編譯器進(jìn)行綜合，對(duì)不同配置下的U3DC進(jìn)行面積統(tǒng)計(jì)，如表1所示（統(tǒng)計(jì)中未包含F(xiàn)IFO面積）。

表1 不同配置的控制器面積統(tǒng)計(jì)

然而，UTMI，ULPI接口的數(shù)據(jù)寬度、PIPE接口的數(shù)據(jù)寬度和總線從接口類型配置對(duì)控制器的面積影響很小，因此表格中未列出其配置。根據(jù)配置1和配置2的差異可得，功耗管理模塊面積約4 000μm2；根據(jù)配置1和配置3的差異可得，ULPI封裝邏輯面積約1 700μm2；根據(jù)配置1、配置4、配置5、配置6的差異可得，每增加一個(gè)端點(diǎn)面積約增加8 000μm2；根據(jù)配置1、配置7的差異可得，當(dāng)總線主接口為AHB時(shí)，數(shù)據(jù)位寬從32位擴(kuò)展到64位時(shí)，面積增加約為22 000μm2；根據(jù)配置8、配置9的差異可得，當(dāng)總線主接口為AXI時(shí)，數(shù)據(jù)位寬從32位擴(kuò)展到64位時(shí)，面積增加約為38 000μm2。

根據(jù)上述分析，為方便IP配置評(píng)估，推出U3DC的初步面積計(jì)算公式為：

其中，參數(shù)A0表示端點(diǎn)數(shù)；參數(shù)A1：0表示總線主接口為AXI，1表示為AHB；參數(shù)A2：0表示總線寬度為64位，1表示總線寬度為32位；參數(shù)A3：0表示USB2．0物理層接口為UTMI，1表示ULPI。

6．2 功耗評(píng)估

將配置2中的U3DC集成到SoC實(shí)驗(yàn)平臺(tái)中，并使用Power Compiler進(jìn)行功耗評(píng)估，其中SoC實(shí)驗(yàn)平臺(tái)中使用杭州中天微系統(tǒng)有限公司的CK610處理器［12］，四 川 和 芯 微 電 子 股 份 有 限 公 司 的USB2．0 PHY［13］和USB3．0PHY［13］。在評(píng)估功耗中，約束時(shí)鐘bus＿clk為125 MHz，mac3＿clk為125 MHz，mac2＿clk為30 MHz，sp＿clk為12 MHz。表2為控制器在U0狀態(tài)下使用門控時(shí)鐘前后的功耗比較，實(shí)驗(yàn)結(jié)果表明使用門控時(shí)鐘策略能節(jié)省約50%的動(dòng)態(tài)功耗。

表2 門控時(shí)鐘使用前后的U0功耗比較 MW

表3為U3DC在超高速模式下不同狀態(tài)的功耗統(tǒng)計(jì)。從U0切換到U1／U2，減少了約50%的動(dòng)態(tài)功耗；從U0切換到U3時(shí)，動(dòng)態(tài)功耗減少了約66%。而當(dāng)進(jìn)入休眠模式時(shí)，動(dòng)態(tài)功耗和靜態(tài)功耗都有大幅度的下降，總功耗比U3減少了95．5%。

表3 超高速模式下不同工作狀態(tài)的控制器功耗統(tǒng)計(jì) MW

6．3 FPGA驗(yàn)證

FPGA原型驗(yàn)證是IC設(shè)計(jì)中一種重要的驗(yàn)證手段，可在FPGA應(yīng)用開發(fā)中提早發(fā)現(xiàn)電路設(shè)計(jì)中的問題。對(duì)上述的SoC實(shí)驗(yàn)平臺(tái)完成功能仿真后，將其在FPGA開發(fā)板上進(jìn)行實(shí)現(xiàn)。其中，測(cè)試超高速的開發(fā)板平臺(tái)如圖10所示。

圖10 FPGA開發(fā)板平臺(tái)

開發(fā)板平臺(tái)使用S2CDual Virtex－6TAI Logic Module［14］。將SoC平臺(tái)中的處理器CK610和U3DC等邏輯映射到Virtex6中，通過I／O接口外接USB 3．0物理層測(cè)試樣片和128MB的SDRAM。因?yàn)镻IPE接口時(shí)序需達(dá)到125MHz，而I／O延時(shí)較大，所以對(duì)pipe＿clk進(jìn)行了相位偏移，從而完成時(shí)序約束。本文實(shí)驗(yàn)中，將控制器配置模擬成U盤，通過USB電纜與PC主機(jī)進(jìn)行通信，調(diào)試中使用USB分析儀進(jìn)行分析，并完成U盤枚舉、識(shí)別和文件讀寫操作。

7 結(jié)束語

本文實(shí)現(xiàn)了可配置的低功耗USB 3．0設(shè)備控制器IP設(shè)計(jì)方案。在可配性上，通過宏定義和寄存器進(jìn)行IP配置，使IP具有可重用性強(qiáng)、應(yīng)用范圍廣等優(yōu)點(diǎn)。在低功耗設(shè)計(jì)上，通過門控時(shí)鐘技術(shù)減少空閑邏輯的動(dòng)態(tài)功耗；利用門控電源技術(shù)，在掛起模式下斷開控制器電源，最大限度地降低功耗。實(shí)驗(yàn)數(shù)據(jù)表明，采用這2種低功耗策略能大幅度降低控制器功耗。然而在服務(wù)周期間隙，USB沒有進(jìn)行數(shù)據(jù)傳輸，處于空閑狀態(tài)，如何降低該期間的動(dòng)態(tài)和靜態(tài)功耗將是下一步需要研究的內(nèi)容。

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