【摘 要】EDA技術(shù)使得電子線路的設(shè)計(jì)人員能在計(jì)算機(jī)上完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、時(shí)序測(cè)試直至印刷電路板的自動(dòng)設(shè)計(jì)。本文介紹了以VHDL語言和硬件電路為表達(dá)方式，以Quartus II軟件為設(shè)計(jì)工具，最終通過FPGA器件實(shí)現(xiàn)數(shù)字時(shí)鐘的設(shè)計(jì)過程。

【關(guān)鍵詞】EDA；Quartus II；FPGA；數(shù)字時(shí)鐘

0.前言

隨著電子技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，電子設(shè)計(jì)的規(guī)模越來越大，電路的集成度和復(fù)雜度也越來越高，產(chǎn)品的更新周期越來越短，以計(jì)算機(jī)為工作平臺(tái)的CAD技術(shù)已經(jīng)在高速、復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)中得到了廣泛的應(yīng)用。近年來，在數(shù)字系統(tǒng)的設(shè)計(jì)領(lǐng)域融入了一種新型的設(shè)計(jì)技術(shù)：EDA技術(shù)。EDA技術(shù)是以硬件描述語言為系統(tǒng)邏輯的主要表達(dá)方式，以計(jì)算機(jī)相應(yīng)開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，自動(dòng)完成由軟件描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、化簡、仿真、對(duì)目標(biāo)芯片的編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融合的技術(shù)。該技術(shù)優(yōu)越之處在于系統(tǒng)設(shè)計(jì)的效率高、保密性強(qiáng)、集成度好、易于修改和實(shí)現(xiàn)等，因此，一躍成為當(dāng)下數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域的主流技術(shù)，并被越來越廣泛地應(yīng)用到相關(guān)領(lǐng)域中。

隨著EDA技術(shù)的發(fā)展，利用計(jì)算機(jī)進(jìn)行電子線路的輔助設(shè)計(jì) 可有效地節(jié)省產(chǎn)品開發(fā)的時(shí)間與成本，極大地提高電路設(shè)計(jì)的效率。本文以Quartus II 軟件為設(shè)計(jì)工具，以ALTERA公司的ACEX系列3萬門的FPGA器件EP1K30QC208-2為載體，介紹了數(shù)字電子時(shí)鐘的實(shí)現(xiàn)方法。

1.設(shè)計(jì)工具

Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用TCL腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)，Quartus II支Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度，而且它對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。作為一種可編程邏輯的設(shè)計(jì)環(huán)境， 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。本文就是以Quartus II為開發(fā)平臺(tái)，實(shí)現(xiàn)了由軟件描述系統(tǒng)到硬件系統(tǒng)的邏輯編譯、化簡、仿真以及編程下載等工作。

最終的電路實(shí)現(xiàn)和驗(yàn)證本文采用的是眾友科技份有限公司推出的ZY11EDA13BE型EDA實(shí)驗(yàn)平臺(tái)，其核心處理芯片為ALTERA公司ACEX系列3萬門的FPGA器件EP1K30QC208-2。EP1K30是ACEX1K系列FPGA器件之一，提供1968個(gè)寄存器，24576個(gè)存儲(chǔ)位，30000個(gè)典型門，這些使得EP1K30非常適合于構(gòu)建復(fù)雜邏輯功能和存儲(chǔ)功能，在需要高性能處理的通信領(lǐng)域內(nèi)的數(shù)字信號(hào)處理、寬通道數(shù)據(jù)操作、數(shù)據(jù)轉(zhuǎn)換和微控制器等方面應(yīng)用廣泛。該開發(fā)平臺(tái)有豐富的擴(kuò)展模塊，例如本文要用到的數(shù)字時(shí)鐘源模塊、數(shù)碼管顯示模塊等。

2.數(shù)字時(shí)鐘實(shí)現(xiàn)方案

數(shù)字時(shí)鐘主要由時(shí)鐘基準(zhǔn)信號(hào)模塊、計(jì)數(shù)器模塊、譯碼顯示模塊、和功能擴(kuò)展模塊幾部分組成，具體結(jié)構(gòu)如圖1所示。時(shí)鐘基準(zhǔn)信號(hào)模塊負(fù)責(zé)產(chǎn)生秒信號(hào)；計(jì)數(shù)器模塊分別用于實(shí)現(xiàn)小時(shí)信號(hào)（12或24進(jìn)制）、分信號(hào)（60進(jìn)制）和秒信號(hào)（60進(jìn)制）；譯碼顯示模塊負(fù)責(zé)將小時(shí)、分和秒信號(hào)進(jìn)行譯碼最終通過六個(gè)數(shù)碼管將具體時(shí)間顯示出來；功能擴(kuò)展模塊主要是在普通計(jì)時(shí)的基礎(chǔ)上通過增加一些模塊如調(diào)時(shí)、鬧鐘等，使得該時(shí)鐘電路的功能進(jìn)一步完善。

圖1 數(shù)字時(shí)鐘的結(jié)構(gòu)

2.1單個(gè)數(shù)碼管的計(jì)數(shù)加顯示實(shí)現(xiàn)

時(shí)間最終一共需要六個(gè)數(shù)碼管顯示結(jié)果，這六個(gè)數(shù)碼管只需要顯示0-9這十個(gè)數(shù)字即可，而且每個(gè)顯示譯碼器的輸入信號(hào)需要四位輸入，因此小時(shí)、分鐘和秒信號(hào)的計(jì)數(shù)器這里采用8421編碼的形式產(chǎn)生輸出信號(hào)。另一方面，由于各計(jì)數(shù)信號(hào)的產(chǎn)生方式、顯示譯碼器的譯碼實(shí)現(xiàn)幾乎相同，因此，這里我們先介紹一個(gè)數(shù)碼管的顯示實(shí)現(xiàn)過程。

首先在QuartusII軟件中建立一個(gè)工程，目標(biāo)芯片選擇與開發(fā)板對(duì)應(yīng)的EP1K30QC208-2，然后添加文件編寫兩段落VHDL語言源程序，分別實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)功能和譯碼顯示功能，并利用軟件的創(chuàng)建元件功能創(chuàng)建出這兩段程序?qū)?yīng)的兩個(gè)元件，然后利用原理圖輸入的方式調(diào)出這兩個(gè)元件并進(jìn)行連接，具體的連接圖及引腳的分配情況如圖2所示。十進(jìn)制計(jì)數(shù)和譯碼顯示的原理為：cnt16模塊只需要實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器功能即可，具體的VHDL源程序比較簡單，這里不再介紹；sm模塊主要實(shí)現(xiàn)四位二進(jìn)制的顯示譯碼功能，從而驅(qū)動(dòng)數(shù)碼管顯示0-9是個(gè)數(shù)字，具體的VHDL譯碼源程序也比較簡單，這里不再介紹。

圖2 一位數(shù)碼管的計(jì)數(shù)器加譯碼器電路

原理圖電路搭建好之后，緊接著利用QuartusII軟件進(jìn)行編譯、波形仿真、引腳分配、重新編譯等功能，一方面檢查電路設(shè)計(jì)的準(zhǔn)確性，另一方面可以生成相應(yīng)的下載文件（.sof文件），最后連接開發(fā)板，接通開發(fā)板電源，將.sof文件下載到目標(biāo)芯片中，從而完成單個(gè)數(shù)碼管的計(jì)數(shù)加顯示電路的設(shè)計(jì)。

2.2其它模塊的實(shí)現(xiàn)

數(shù)字時(shí)鐘需要的基準(zhǔn)信號(hào)為標(biāo)準(zhǔn)的秒信號(hào)，這里不需要專門實(shí)現(xiàn)，我們使用開發(fā)板的數(shù)字時(shí)鐘源模塊提供的1HZ信號(hào)；小時(shí)信號(hào)、分信號(hào)和秒信號(hào)的計(jì)數(shù)顯示譯碼功能的實(shí)現(xiàn)，可以利用上面單個(gè)數(shù)碼管的計(jì)數(shù)加顯示電路，通過級(jí)聯(lián)擴(kuò)展加以實(shí)現(xiàn)，具體的實(shí)現(xiàn)方法是：

在設(shè)計(jì)cnt16元件時(shí)，增加一個(gè)輸出端口（CO端），該端口的功能是，計(jì)滿十個(gè)數(shù)時(shí)輸出一個(gè)1，利用這個(gè)輸出口為擴(kuò)展端，與另外一cnt16單元的clk端連接，通過異步計(jì)數(shù)的方式實(shí)現(xiàn)n進(jìn)制計(jì)數(shù)功能。通過修改VHDL程序中的計(jì)數(shù)終值，既可以創(chuàng)建出三個(gè)單元電路，分別實(shí)現(xiàn)兩個(gè)六十進(jìn)制計(jì)數(shù)器（分信號(hào)和秒信號(hào)）和一個(gè)24進(jìn)制計(jì)數(shù)器（小時(shí)信號(hào)），進(jìn)而實(shí)現(xiàn)數(shù)字時(shí)鐘的計(jì)數(shù)加顯示功能。

通過以上的方法實(shí)現(xiàn)了一個(gè)基本的數(shù)字電子時(shí)鐘功能，但是其功能比較單一，只實(shí)現(xiàn)了電子時(shí)鐘的顯示，為了使該電路的功能更加完善，可以增加調(diào)時(shí)、鬧鐘、整點(diǎn)報(bào)時(shí)等模塊來增加該電子時(shí)鐘的功能，這里不再討論。

3.結(jié)束語

計(jì)算機(jī)技術(shù)和大規(guī)模的可編程器件技術(shù)相結(jié)合，使得電子線路的設(shè)計(jì)更加方便快捷，節(jié)省了產(chǎn)品開發(fā)的時(shí)間與成本，極大地提高電路設(shè)計(jì)的效率。本文利用Quartus II軟件作為開發(fā)工具，通過以VHDL語言源程序和硬件電路原理圖相結(jié)合的輸入方式，介紹了數(shù)字時(shí)鐘電路的設(shè)計(jì)過程，并將設(shè)計(jì)結(jié)果下載到了FPGA芯片上，最終實(shí)現(xiàn)了數(shù)字時(shí)鐘的功能。在此基礎(chǔ)上增加一些擴(kuò)展模塊，可實(shí)現(xiàn)一個(gè)功能更加完善的電子手表，具有很強(qiáng)的實(shí)用性。

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