張顯才，秦振杰，馬 寧

(空軍預(yù)警學(xué)院 黃陂士官學(xué)校，湖北 武漢 430345)

HDLC(High-level Data Link Control)［1］協(xié)議是通信領(lǐng)域中使用最為廣泛的一種協(xié)議，是面向比特的數(shù)據(jù)鏈高級(jí)控制規(guī)程，具有很強(qiáng)的糾錯(cuò)能力，易于同步傳輸。目前有許多專用HDLC 協(xié)議控制器，這些控制器雖使用簡(jiǎn)單，但使用缺乏靈活性，很難適應(yīng)不同版本的HDLC 協(xié)議，而且通道數(shù)目有限，內(nèi)部FIFO 容量較小，無(wú)法適用于大數(shù)據(jù)容量或者多通道數(shù)據(jù)通信等情況下應(yīng)用［2］。

NIOS II 處理器是ALTERA 公司的SOPC 解決方案，是一個(gè)運(yùn)行于FPGA 系統(tǒng)之上的32 位RISC 處理器。這個(gè)處理器中的所有外設(shè)都以IP 核的形式封裝于SOPC BUILDER中，可根據(jù)設(shè)計(jì)需要進(jìn)行重復(fù)添加或刪除。本設(shè)計(jì)采用ALTERA 公司Cyclone III 芯片EP3C16Q240 實(shí)現(xiàn)了內(nèi)部FIFO容量為1 kB 的HDLC 控制器IP 核的設(shè)計(jì)。

1 HDLC 協(xié)議的基本原理

HDLC 協(xié)議也稱鏈路通信規(guī)程，是由國(guó)際標(biāo)準(zhǔn)化組織制訂的面向比特的同步數(shù)據(jù)鏈層協(xié)議［3，4］。HDLC 協(xié)議不依賴于任何一種字符編碼集，數(shù)據(jù)報(bào)文可透明傳輸;在全雙工通信時(shí)，不必等待確認(rèn)即可連續(xù)發(fā)送數(shù)據(jù)，具有較高的數(shù)據(jù)傳輸效率。采用“0”比特插入刪除技術(shù)，使得其具有較好的透明傳輸特性。數(shù)據(jù)幀均采用CRC-16 校驗(yàn)，傳輸可靠性高。以上這些優(yōu)越性，是HDLC 協(xié)議廣泛應(yīng)用于數(shù)據(jù)鏈通信的重要因素，是通信可靠性的重要保證。

1.1 HDLC 幀結(jié)構(gòu)

HDLC 協(xié)議對(duì)每次傳輸?shù)臄?shù)據(jù)位數(shù)無(wú)最大長(zhǎng)度限制，非常適合于大數(shù)據(jù)量傳輸?shù)膱?chǎng)合。數(shù)據(jù)傳輸以幀為單位，HDLC 協(xié)議的幀格式如表1 所示。

表1 HDLC 幀格式

一個(gè)完整的HDLC 協(xié)議數(shù)據(jù)幀由幀起始字段，地址字段，狀態(tài)控制字段，信息字段，幀校驗(yàn)字段以及幀結(jié)束字段6個(gè)部分組成。HDLC 協(xié)議規(guī)定，必須以一個(gè)標(biāo)志字段起始，并且以同一個(gè)標(biāo)志字段結(jié)束，這個(gè)標(biāo)志字段用二進(jìn)制數(shù)表示為“01111110”，即為十六進(jìn)制數(shù)”7E”。幀起始字段和幀結(jié)束字段之間為一個(gè)完整的信息單位，稱為一幀數(shù)據(jù)。在接收方，正是通過檢測(cè)“01111110”來確定一幀數(shù)據(jù)的開始與結(jié)束。在幀與幀間的空載期，可發(fā)送連續(xù)的“01111110”作為填充。地址字段和狀態(tài)控制字段的長(zhǎng)度為1 個(gè)或2 個(gè)字節(jié)，主要用于標(biāo)識(shí)發(fā)端設(shè)備的地址編碼以及控制及狀態(tài)信息。信息字段為所要傳輸?shù)臄?shù)據(jù)，數(shù)據(jù)長(zhǎng)度可變。幀校驗(yàn)字段主要用于對(duì)所傳輸?shù)臄?shù)據(jù)進(jìn)行檢錯(cuò)。

1.2 “0”比特插入/刪除技術(shù)

HDLC 協(xié)議規(guī)定，每幀數(shù)據(jù)以“01111110”作為標(biāo)識(shí)符，以確定幀的起始和結(jié)束。但所要傳輸?shù)臄?shù)據(jù)中可能存在與幀起始(幀結(jié)束)字段相同的數(shù)據(jù)。為了防止在接收端誤判，HDLC 協(xié)議在發(fā)送端采用了“0”比特插入技術(shù)。其基本原理是，在發(fā)送完幀起始字段后，只要已經(jīng)連續(xù)發(fā)送了5 個(gè)“1”，就在其后面插入一個(gè)“0”，直到發(fā)送完校驗(yàn)字段，最后再發(fā)送幀結(jié)束字段。在接收端即采用了“0”比特刪除技術(shù)恢復(fù)原始數(shù)據(jù)?！?”比特插入/ 刪除技術(shù)也使得HDLC 協(xié)議具有良好的透明傳輸特性。

1.3 CRC 校驗(yàn)

HDLC 協(xié)議采用CRC-16 算法對(duì)地址字段，狀態(tài)控制字段及信息段數(shù)據(jù)進(jìn)行校驗(yàn)，插入的“0”不在校驗(yàn)范圍內(nèi)。

2 HDLC 控制器IP 核設(shè)計(jì)

整個(gè)IP 核設(shè)計(jì)包含HDLC 發(fā)送模塊，HDLC 接收模塊和Avalon 總線接口模塊3 個(gè)主要部分。其頂層設(shè)計(jì)框圖如圖1所示。設(shè)計(jì)中，采用FIFO 存儲(chǔ)器作為發(fā)送數(shù)據(jù)和接收數(shù)據(jù)緩沖器。借助于FIFO 的狀態(tài)標(biāo)志信息(空標(biāo)志)來控制后續(xù)電路的工作。

在發(fā)送狀態(tài)下，NIOS II CPU 首先將需要發(fā)送的數(shù)據(jù)進(jìn)行組幀，即加入CRC 校驗(yàn)以及其他的地址及控制信息，然后通過Avalon 總線接口，將一個(gè)完整的HDLC 數(shù)據(jù)幀寫入到數(shù)據(jù)發(fā)送FIFO 中。在數(shù)據(jù)寫入之前或者完整的一幀數(shù)據(jù)發(fā)送完畢以后，F(xiàn)IFO 存儲(chǔ)器的空標(biāo)志信號(hào)有效，此時(shí)，并/串轉(zhuǎn)換器的輸入數(shù)據(jù)為HDLC 協(xié)議幀起始字段數(shù)據(jù)，即為十六進(jìn)制數(shù)”7E”，并且此時(shí)，“0”比特插入模塊不起作用。在工作時(shí)，每發(fā)送完成一次幀起始字段數(shù)據(jù)，都要檢測(cè)FIFO 存儲(chǔ)器的空標(biāo)志是否有效，如果為無(wú)效，則表示存儲(chǔ)器中有待發(fā)數(shù)據(jù)，則應(yīng)從存儲(chǔ)器中讀出一個(gè)數(shù)據(jù)送入并/串轉(zhuǎn)換單元，并使能“0”比特插入模塊。

圖1 HDLC 控制器IP 核框圖

在接收狀態(tài)下，幀起始檢測(cè)單元檢測(cè)HDLC 協(xié)議幀起始標(biāo)志，這個(gè)幀起始標(biāo)志標(biāo)識(shí)著一個(gè)新數(shù)據(jù)幀的開始，同時(shí)也標(biāo)識(shí)前一數(shù)據(jù)幀的結(jié)束。因此這個(gè)幀起始標(biāo)識(shí)可以起兩種作用，其一:作為接收模塊的全局清零信號(hào);其二:作為系統(tǒng)中斷信號(hào)，通知CPU 讀取接收數(shù)據(jù)。

2.1 關(guān)鍵模塊設(shè)計(jì)仿真

2.1.1“0”比特插入/刪除模塊

HDLC 協(xié)議規(guī)定，只要發(fā)端在已經(jīng)連續(xù)發(fā)送5 個(gè)“1”的情況下，就需要插入一個(gè)“0”，以確保所發(fā)送的數(shù)據(jù)不會(huì)與幀起始字段(“7E”)相同，從而保證接收電路的幀起始檢測(cè)單元不會(huì)出現(xiàn)誤判?！?”比特刪除模塊是其逆過程。圖2是“0”比特插入模塊的仿真波形圖。圖中顯示了連續(xù)2 個(gè)并行輸入數(shù)據(jù)分別為十六進(jìn)制數(shù)C0 和1F 情況下，數(shù)據(jù)的輸出情況。dat_in 信號(hào)是模塊的并行數(shù)據(jù)輸入信號(hào)，load 信號(hào)是并行數(shù)據(jù)的加載信號(hào)，clr 是模塊的清零信號(hào)，dat_out 信號(hào)為模塊的輸出。圖3 為“0”比特刪除模塊的仿真波形圖。圖中顯示的串行輸入數(shù)據(jù)為已插“0”數(shù)據(jù)時(shí)，并行數(shù)據(jù)輸出的情況。Clr 信號(hào)為模塊清零信號(hào)，clk 信號(hào)為串行同步輸入時(shí)鐘，dat_in 為滿足HDLC 協(xié)議的串行數(shù)據(jù)輸入，dat_out 為并行解碼輸出數(shù)據(jù)。

圖2 “0”比特插入模塊仿真波形

圖3 “0”比特刪除模塊仿真波形

2.2 Avalon 總線接口設(shè)計(jì)

Avalon［5］總線為HDLC 控制器IP 核提供了一個(gè)標(biāo)準(zhǔn)的Avalon 從端口，通過此端口，按照從端口的傳輸協(xié)議，對(duì)IP核中的收/發(fā)緩沖器FIFO 進(jìn)行數(shù)據(jù)讀出或者寫入。相關(guān)的Avalon 接口信息如表2 所示。

表2 Avalon 接口信號(hào)

3 設(shè)計(jì)驗(yàn)證

圖4 所示為在SOPC BUILDER 添加二個(gè)HDLC 協(xié)議控制器的頂層設(shè)計(jì)圖。此設(shè)計(jì)實(shí)現(xiàn)了TCP/IP 協(xié)議與HDLC 協(xié)議轉(zhuǎn)化功能。在設(shè)計(jì)中，通過重復(fù)添加HDLC 控制器IP 核，以實(shí)現(xiàn)多通道HDLC 通信。在圖4 的設(shè)計(jì)中，添加了二個(gè)HDLC 控制器IP 核，實(shí)現(xiàn)了雙通道HDLC 協(xié)議轉(zhuǎn)換功能。

圖4 SOPC BUILDER 設(shè)計(jì)圖

4 結(jié)束語(yǔ)

筆者成功地將此IP 核應(yīng)用于某雷達(dá)情報(bào)組網(wǎng)系統(tǒng)設(shè)計(jì)中。設(shè)計(jì)實(shí)踐表明，采用此IP 核，系統(tǒng)設(shè)計(jì)靈活，內(nèi)部數(shù)據(jù)緩沖區(qū)的大小可以根據(jù)需要靈活設(shè)定，而且在FPGA 內(nèi)部資源允許的范圍內(nèi)，可以通過添加多個(gè)此IP 核，實(shí)現(xiàn)多通道輸出。

［1］ISO.International Standard 3309 Data Communication-High-level Data Link Control Procedures-frame Structure［S］.ISO，1982.

［2］陳金華.基于HDLC 協(xié)議的RS485 通信設(shè)備的研制［J］.測(cè)控技術(shù)，2010(6) ：98－101.

［3］陳晨.基于FPGA 的高速同步HDLC 通信控制器設(shè)計(jì)［J］.電子設(shè)計(jì)工程，2010(8) ：175－178.

［4］李曉娟.基于FPGA 的HDLC 設(shè)計(jì)實(shí)現(xiàn)［J］.現(xiàn)代電子技術(shù)，2007(6) ：35－37.

［5］杜曉.基于NIOS II 處理器的SVPWM IP Core 設(shè)計(jì)［J］.電子科技，2011(12) ：72－74.