張 飛

（中國(guó)電子科技集團(tuán)公司38所，合肥230088）

0 引 言

數(shù)字化、軟件化是現(xiàn)代雷達(dá)發(fā)展的一個(gè)重要趨勢(shì)，這一趨勢(shì)要求將模數(shù)／數(shù)模變換器件盡可能地靠近天線［1］，從而通過數(shù)字處理的方式完成雷達(dá)的收發(fā)功能，以提高雷達(dá)的靈活性。射頻波形形成技術(shù)就是這一趨勢(shì)的產(chǎn)物，它省卻了混頻器，利用直接數(shù)字合成（DDS）技術(shù)直接在射頻產(chǎn)生所需的雷達(dá)波形。

DDS技術(shù)在傳統(tǒng)雷達(dá)中的應(yīng)用受到器件發(fā)展水平和雷達(dá)工作頻率的限制，一般只限于在中頻或基帶產(chǎn)生雷達(dá)波形。近年來，新體制雷達(dá)的發(fā)展對(duì)雷達(dá)波形的需求越來越高，通道數(shù)更多、信號(hào)形式更復(fù)雜、帶寬更寬、變化更靈活是普遍的趨勢(shì)。在各種新體制米波雷達(dá)的研制過程中，隨著器件水平的發(fā)展，同時(shí)也由于該類雷達(dá)工作頻段相對(duì)較低，射頻波形形成技術(shù)成為解決以上需求的有效手段。DDS輸出的波形信號(hào)經(jīng)濾波放大后作為激勵(lì)信號(hào)直接提供給發(fā)射機(jī)。

1 系統(tǒng)設(shè)計(jì)

以某雷達(dá)為例，整機(jī)需要激勵(lì)源產(chǎn)生數(shù)十路發(fā)射激勵(lì)信號(hào)供給發(fā)射機(jī)，雷達(dá)工作于米波段，其工作帶寬超過50%，除了可以實(shí)現(xiàn)頻率捷變外，還要求各路發(fā)射激勵(lì)信號(hào)的頻率各不相同，各路激勵(lì)信號(hào)之間的頻率關(guān)系實(shí)時(shí)可變。針對(duì)這一情況，采用射頻波形形成技術(shù)以滿足上述要求。

系統(tǒng)的原理框圖如圖1所示，其包括波形產(chǎn)生電路和濾波放大電路。波形產(chǎn)生電路可以通過同步串口或光纖受控于雷達(dá)整機(jī)。其中的參數(shù)控制在現(xiàn)場(chǎng)可編程門陣列（FPGA）中實(shí)現(xiàn)，按照整機(jī)送來的雷達(dá)工作模式和工作時(shí)序產(chǎn)生DDS芯片所需的各種控制信號(hào)，并在整機(jī)控制下實(shí)時(shí)改變。DDS芯片選用某廠家的1GHz／14bit芯片XXXX10，在射頻直接產(chǎn)生雷達(dá)整機(jī)所需的波形信號(hào)。為了改善整機(jī)的帶外雜散特性，在濾波放大電路中設(shè)計(jì)了開關(guān)濾波器組，通帶隨著雷達(dá)的工作頻點(diǎn)變化，濾除瞬時(shí)工作頻帶以外的雜散信號(hào)。功率放大模塊將經(jīng)過開關(guān)濾波的信號(hào)放大至合適的功率，作為激勵(lì)信號(hào)提供給雷達(dá)發(fā)射機(jī)。

圖1 系統(tǒng)原理框圖

2 DDS工作原理

DDS，即直接數(shù)字頻率合成，其輸出信號(hào)的3個(gè)參量（頻率、相位、幅度）都由控制字來決定，即通過改變相位累加器輸入端的頻率控制字來實(shí)現(xiàn)頻率控制，通過改變相位累加器輸出端的相位來實(shí)現(xiàn)相位控制，通過改變波形存儲(chǔ)器輸出端的幅度來實(shí)現(xiàn)幅度控制［2］。DDS的工作原理如圖2所示，其一般由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通濾波器、參考時(shí)鐘組成。在參考時(shí)鐘控制下，相位累加器對(duì)頻率控制字K進(jìn)行線性累加，通過得到的相位碼φ（n）對(duì)波形存儲(chǔ)器尋址，使之輸出相應(yīng)的幅度碼，經(jīng)過數(shù)模轉(zhuǎn)換器得到對(duì)應(yīng)的階梯波，最后經(jīng)低通濾波得到連續(xù)變化的波形［3］。

圖2 DDS工作原理

筆者在設(shè)計(jì)中所選用的XXXX10是一款高性能DDS芯片，內(nèi)部集成了14bit數(shù)模轉(zhuǎn)換器（DAC），最高工作頻率可達(dá)1GHz。作為一個(gè)數(shù)字可編程的高頻率模擬信號(hào)合成器，該芯片可以靈活產(chǎn)生高達(dá)400MHz的正弦波信號(hào)。用戶可以對(duì)芯片的3個(gè)參數(shù)（頻率、相位和幅度）進(jìn)行控制。在1GHz時(shí)鐘速率下，頻率分辨率可達(dá)0.23Hz，芯片同時(shí)還具有快速相位和幅度選擇能力。

用戶通過串口對(duì)芯片的內(nèi)部寄存器進(jìn)行編程，從而實(shí)現(xiàn)對(duì)芯片的控制。芯片內(nèi)部集成了靜態(tài)隨機(jī)存儲(chǔ)器（RAM），以實(shí)現(xiàn)頻率、相位、幅度等多種調(diào)制方式的組合。芯片還可以工作于數(shù)字斜率產(chǎn)生（DRG）模式，在該模式下，頻率、相位、幅度可以隨著時(shí)間作線性變化，而變化的參數(shù)由用戶定義，可以在線編程。如果需要實(shí)現(xiàn)更高級(jí)的調(diào)制功能，用戶還可以通過一個(gè)高速并行數(shù)據(jù)輸入接口對(duì)芯片各項(xiàng)參數(shù)直接進(jìn)行控制。其主要特性如下：DDS時(shí)鐘頻率1GHz；相位累加器位數(shù)32位；集成數(shù)模轉(zhuǎn)換（DAC）位數(shù)14位；控制方式串口；供電電壓為3.3V／1.8V。

3 電路設(shè)計(jì)

3.1 同步設(shè)計(jì)

就上述激勵(lì)源而言，系統(tǒng)的工作頻率高達(dá)800MHz，而整機(jī)采用數(shù)字波束形成（DBF）體制，要求各路發(fā)射激勵(lì)信號(hào)之間的相位關(guān)系保持恒定，發(fā)射激勵(lì)的多通道同步問題就成為系統(tǒng)設(shè)計(jì)的一個(gè)關(guān)鍵。為了保證各通道之間的相位同步，提供給DDS的工作時(shí)鐘與系統(tǒng)時(shí)鐘必須完全同步。另外，對(duì)于DDS控制信號(hào)中的異步信號(hào)，可以使用由同步時(shí)鐘在FPGA中產(chǎn)生的高速時(shí)鐘實(shí)現(xiàn)，對(duì)于控制信號(hào)中的同步信號(hào)，比如DDS所需的“io＿update”信號(hào)，在使用高速時(shí)鐘產(chǎn)生后，再通過先入先出（FIFO）寄存器在該高速時(shí)鐘與由DDS送來的配置時(shí)鐘（由DDS工作時(shí)鐘在芯片內(nèi)部分頻產(chǎn)生）之間進(jìn)行一次切換，從而避免可能帶來的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，保證各通道之間相位同步。

如圖3所示，F(xiàn)IFO的寫時(shí)鐘為系統(tǒng)的同步時(shí)鐘。讀時(shí)鐘由DDS工作時(shí)鐘經(jīng)過分頻后送出至FPGA，在經(jīng)過FIFO后，使用該時(shí)鐘對(duì)信號(hào)進(jìn)行2次觸發(fā)后送出。在經(jīng)過這一處理后，可以保證系統(tǒng)實(shí)現(xiàn)各通道之間的同步。

3.2 線性調(diào)頻信號(hào)步進(jìn)值的確定

在工程實(shí)際中，通過對(duì)輸出信號(hào)頻率進(jìn)行步進(jìn)增加的方式合成線性調(diào)頻信號(hào)。所需線性調(diào)頻信號(hào)的帶寬、時(shí)寬由系統(tǒng)需求確定，只要選定頻率步進(jìn)的時(shí)間間隔，即可計(jì)算出每次步進(jìn)的頻率值。在確定頻率步進(jìn)的時(shí)間間隔時(shí)，主要考慮以下2個(gè)因素：

圖3 FIFO的使用

（1）對(duì)脈壓旁瓣電平的影響

如果線性調(diào)頻信號(hào)步進(jìn)點(diǎn)數(shù)太少，脈壓后的旁瓣抑制特性將會(huì)變差，隨著步進(jìn)點(diǎn)數(shù)的增加，旁瓣特性逐漸逼近理想值。據(jù)現(xiàn)有文獻(xiàn)介紹，步進(jìn)點(diǎn)數(shù)最少應(yīng)為信號(hào)的時(shí)寬帶寬積［4］。

（2）DDS累積誤差的考慮

在一些時(shí)寬較長(zhǎng)而帶寬較窄的系統(tǒng)中，常會(huì)出現(xiàn)DDS輸出頻率的累積誤差導(dǎo)致脈壓效果受到影響的現(xiàn)象，現(xiàn)以本設(shè)計(jì)所選用的XXXX10應(yīng)用為例加以說明。

如圖4所示，當(dāng)脈寬較長(zhǎng)時(shí)，線性調(diào)頻信號(hào)頻率的累加會(huì)產(chǎn)生一定的累積誤差，當(dāng)帶寬較窄時(shí)，這一累計(jì)誤差足以影響脈壓效果。圖中實(shí)線為理想脈壓結(jié)果，虛線為存在累計(jì)誤差時(shí)的脈壓結(jié)果。

圖4 累計(jì)誤差對(duì)脈壓的影響

當(dāng)使用數(shù)字斜率產(chǎn)生（DRG）模式產(chǎn)生所需的線性調(diào)頻信號(hào)時(shí)，信號(hào)產(chǎn)生機(jī)制的核心是一個(gè)32位的累加器，該累加器由可編程計(jì)時(shí)器來控制時(shí)序。計(jì)數(shù)器的時(shí)鐘是DDS工作時(shí)鐘，該時(shí)鐘頻率是DDS系統(tǒng)時(shí)鐘的1／4。計(jì)數(shù)器建立了累加器在進(jìn)行更新時(shí)所需的時(shí)間間隔。在進(jìn)行正向步進(jìn)和負(fù)向步進(jìn)時(shí)，該時(shí)間間隔分別由獨(dú)立的變量控制，如式（1）、式（2）所示：

式中：P和N分別為某32位寄存器的高16位數(shù)值和低16位數(shù)值，P定義了進(jìn)行正向步進(jìn)時(shí)的時(shí)間間隔，而N定義了進(jìn)行負(fù)向步進(jìn)時(shí)的時(shí)間間隔。

在該模式下，芯片可以分別進(jìn)行頻率、相位和幅度步進(jìn)，由數(shù)字斜率控制目標(biāo)（DRD）寄存器決定。本文需要產(chǎn)生線性調(diào)頻信號(hào)，可將該寄存器設(shè)置為“00”，從而使得芯片工作于頻率步進(jìn)狀態(tài)，頻率步進(jìn)值S為：

式中：M值由數(shù)字斜率步進(jìn)（DRS）寄存器決定，該寄存器有64位，高32位數(shù)據(jù)和低32位數(shù)據(jù)分別控制負(fù)向和正向的步進(jìn)值，M值選取時(shí)的舍入誤差是累計(jì)誤差的產(chǎn)生原因，不同的步進(jìn)時(shí)間間隔對(duì)應(yīng)著不同的累計(jì)誤差。

為了選擇合適的步進(jìn)時(shí)間間隔，從而將累積誤差控制在允許范圍內(nèi)，筆者編寫了專門的程序，其流程如圖5所示。以產(chǎn)生帶寬300kHz、時(shí)寬2ms的線性調(diào)頻信號(hào)為例，得到P值的設(shè)置和調(diào)頻累積誤差的關(guān)系，如圖6所示。

在工程實(shí)際中，需要綜合考慮上述2個(gè)因素，可以按圖6中所示選擇一些累積誤差接近于0的P值，在這一前提下，P值應(yīng)該盡量小，以增加頻率步進(jìn)點(diǎn)數(shù)，提高脈壓的旁瓣特性。

3.3 電磁兼容設(shè)計(jì)

波形形成電路為高速模數(shù)混合電路，其中的DDS芯片及其外圍電路對(duì)板級(jí)的電磁兼容設(shè)計(jì)極為敏感。其輸出信號(hào)的性能指標(biāo)受到電源、地、時(shí)鐘等諸多因素的影響［5］。

對(duì)于一個(gè)模數(shù)混合電路，合理的電源／地設(shè)計(jì)是實(shí)現(xiàn)性能指標(biāo)的關(guān)鍵。DDS芯片的電源決定了其輸出信號(hào)的雜散水平，該芯片同時(shí)需要模擬和數(shù)字電源，而在印制板上還存在著其他多達(dá)十幾種數(shù)字電源。在設(shè)計(jì)時(shí)，對(duì)模擬電源與數(shù)字電源進(jìn)行有效隔離。在設(shè)計(jì)中盡量對(duì)模擬電源和數(shù)字電源使用不同的芯片進(jìn)行單獨(dú)供電。供給DDS芯片的電源應(yīng)采用線性電源。對(duì)于供給邏輯控制芯片的電壓相同的多種數(shù)字電源，必要時(shí)可采用同一穩(wěn)壓塊或DC／DC供電，但必須在不同電源之間使用鐵氧體磁珠進(jìn)行隔離。為了有效阻止來自電源的干擾信號(hào)，對(duì)電源進(jìn)行了合理的去耦設(shè)計(jì)。在選擇去耦電容時(shí)考慮其阻抗曲線，使用不同電容的組合以濾除不同頻率的干擾信號(hào)。對(duì)于印制板上的DC／DC電源的使用必須非常謹(jǐn)慎，DC／DC電源的開關(guān)頻率必然成為輸出信號(hào)的雜散成份，因此在電源輸出處必須進(jìn)行有效的濾波，還應(yīng)考慮對(duì)該成份的避讓。

圖5 累積誤差計(jì)算流程圖

圖6 累積誤差與P值選取的關(guān)系

在波形產(chǎn)生電路中，進(jìn)行大面積接地，同時(shí)對(duì)模擬接地和數(shù)字接地進(jìn)行分割，二者之間通過鐵氧體磁珠相連。使用多點(diǎn)接地，將電路中每個(gè)接地點(diǎn)都直接接到距它最近的地平面上。這一接地方式使得接地線上出現(xiàn)高頻駐波的現(xiàn)象減少，但使用這一方式時(shí)應(yīng)注意地線回路導(dǎo)致的電磁干擾，盡量使得電源和相應(yīng)的地平面處于相鄰層以減小回流路徑。

在布局、布線時(shí)，優(yōu)先考慮模擬器件的放置及模擬信號(hào)的路徑，尤其是時(shí)鐘信號(hào)的路徑。時(shí)鐘信號(hào)的完整性直接關(guān)系到輸出的發(fā)射激勵(lì)信號(hào)的性能指標(biāo)，在設(shè)計(jì)時(shí)避開數(shù)字信號(hào)，尤其是遠(yuǎn)離振幅較大、頻率較高的數(shù)字信號(hào)。

4 達(dá)到的系統(tǒng)指標(biāo)

系統(tǒng)達(dá)到的主要性能指標(biāo)如下：

體制：射頻波形形成；

頻率：甚高頻（VHF）全頻段；

信號(hào)形式：點(diǎn)頻、線形調(diào)頻、非線性調(diào)頻；

功率：15±2dBm；

改善因子：60dB。

系統(tǒng)產(chǎn)生的線性調(diào)頻信號(hào)頻譜如圖7所示，其脈內(nèi)信噪比如圖8所示。

圖7 線性調(diào)頻信號(hào)頻譜

圖8 線性調(diào)頻信號(hào)的脈內(nèi)信噪比

5 結(jié)束語

本文利用射頻波形形成技術(shù)在米波段產(chǎn)生了雷達(dá)激勵(lì)信號(hào)，這一技術(shù)有諸多優(yōu)點(diǎn)：首先改善了系統(tǒng)的雜散特性（傳統(tǒng)做法所使用的變頻電路將在激勵(lì)中產(chǎn)生各種寄生響應(yīng)），本文采用的方式省略了變頻電路，也就避開了寄生響應(yīng)的困擾；同時(shí)，省去本振電路和變頻電路，也就簡(jiǎn)化了系統(tǒng)的電路結(jié)構(gòu)。對(duì)于本文所述的應(yīng)用需求，若采用傳統(tǒng)做法，設(shè)備量將非常龐大，而采用射頻波形形成體制后，設(shè)備量?jī)H為一個(gè)標(biāo)準(zhǔn)機(jī)箱。另外，該方式還提高了系統(tǒng)的靈活性，系統(tǒng)通過數(shù)字方式對(duì)輸出激勵(lì)信號(hào)的各項(xiàng)參數(shù)進(jìn)行控制，不依賴于其他電路，對(duì)參數(shù)的改變可通過數(shù)字邏輯進(jìn)行，這就使得新體制雷達(dá)對(duì)于發(fā)射激勵(lì)源在靈活性方面的諸多需求成為可能。

［1］張明友.數(shù)字陣列雷達(dá)和軟件化雷達(dá)［M］.北京：電子工業(yè)出版社，2008.

［2］梁晶，李鵬.超寬帶雷達(dá)信號(hào)產(chǎn)生器的設(shè)計(jì)［J］.艦船電子對(duì)抗，2012，35（2）：69－71.

［3］費(fèi)元春，蘇廣川，米紅，等.寬帶雷達(dá)信號(hào)產(chǎn)生技術(shù)［M］.北京：國(guó)防工業(yè)出版社，2002.

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