徐太龍，魯世斌,2，代廣珍，孟 堅，陳軍寧

一種低功耗系統(tǒng)芯片的可測試性設(shè)計方案

徐太龍1，魯世斌1,2，代廣珍1，孟 堅1，陳軍寧1

(1. 安徽大學(xué)電子信息工程學(xué)院安徽省集成電路設(shè)計實驗室，合肥 230601； 2. 合肥師范學(xué)院電子信息工程學(xué)院，合肥 230601)

低功耗技術(shù)，如多電源多電壓和電源關(guān)斷等的應(yīng)用，給現(xiàn)代超大規(guī)模系統(tǒng)芯片可測試性設(shè)計帶來諸多問題。為此，采用工業(yè)界認可的電子設(shè)計自動化工具和常用的測試方法，構(gòu)建實現(xiàn)可測試性設(shè)計的高效平臺。基于該平臺，提出一種包括掃描鏈設(shè)計、嵌入式存儲器內(nèi)建自測試和邊界掃描設(shè)計的可測性設(shè)計實現(xiàn)方案。實驗結(jié)果表明，該方案能高效、方便和準確地完成低功耗系統(tǒng)芯片的可測性設(shè)計，并成功地在自動測試儀上完成各種測試，組合邏輯和時序邏輯的掃描鏈測試覆蓋率為98.2%。

可測試性設(shè)計；低功耗；系統(tǒng)芯片；內(nèi)建自測試；電源關(guān)斷；多電源多電壓；掃描鏈

1 概述

隨著半導(dǎo)體技術(shù)的發(fā)展，芯片的集成度逐步提高，越來越多的功能模塊被集成在同一個芯片上，形成系統(tǒng)芯片(System-on-chip, SoC)[1-2]。芯片復(fù)雜度的提高導(dǎo)致半導(dǎo)體測試成本逐步上升，占生產(chǎn)總成本的40%以上，從而影響芯片的量產(chǎn)時間和上市時間[3-4]。在早期設(shè)計階段進行可測試性設(shè)計可以有效地提高系統(tǒng)芯片的可測試性，降低測試難度和成本，同時方便進行芯片的驗證測試和失效分析，提高產(chǎn)品的質(zhì)量和良率[5-6]。因此，可測試性設(shè)計成為超大規(guī)模系統(tǒng)芯片設(shè)計和實現(xiàn)中不可或缺的重要組成部分[7]。

目前，功耗成為超大規(guī)模集成電路設(shè)計中除面積和時序之外日益關(guān)注的因素。多電源多電壓(Multi-supply Multi- voltage, MSMV)和電源關(guān)斷(Power Shut-off, PSO)等低功耗設(shè)計技術(shù)被廣泛地用在便攜式系統(tǒng)芯片中以減小功率消耗[8]。這些方法的采用給系統(tǒng)芯片的可測試性設(shè)計帶來了挑戰(zhàn)[9-10]。針對這些挑戰(zhàn)，本文采用Synopsys公司的Eclypse低功耗解決方案，基于Galaxy平臺，并選用工業(yè)界認可的相關(guān)電子設(shè)計自動化(Electronic Design Automation, EDA)工具構(gòu)建高效的低功耗系統(tǒng)芯片可測試性設(shè)計實現(xiàn)平臺，提出一種實現(xiàn)包括掃描鏈設(shè)計(Scan Design)、嵌入式存儲器內(nèi)建自測試(Memory Built-in Self-test, MBIST)和邊界掃描設(shè)計(Boundary Scan Design, BSD)的可測性設(shè)計方案。

2 低功耗系統(tǒng)芯片

本文實現(xiàn)的多電源多電壓和電源關(guān)斷低功耗設(shè)計芯片如圖1所示，由5個電源區(qū)(Power Domain, PD)構(gòu)成，PD_TOP是工作電壓為1.8 V的頂層電源區(qū)，PD1和PD4的工作電壓為1.2 V，PD2和PD3的工作電壓為1.8 V。在正常功能模式下，有3種功耗模式(Power Mode, PM)：PM1(所有的電源區(qū)都開啟)，PM2(PD_TOP和PD2開啟，PD1、PD3和PD4關(guān)斷)和PM3(只有PD_TOP開啟，其余的電源區(qū)都關(guān)斷)。功耗模式控制器(Power Mode Controller, PMC)用于控制3種功耗模式的切換。信號test_en控制功能模式和測試模式的切換，test_clk為測試模式下的時鐘信號，信號ps_en和iso_en分別控制電源區(qū)電源的開關(guān)和隔離邏輯的功能。目前，工業(yè)界有CPF(Common Power Format)和UPF(Unified Power Format)[10]2種描述低功耗意圖的格式文件，用于指導(dǎo)EDA工具實現(xiàn)低功耗系統(tǒng)芯片。

圖1 本文實現(xiàn)的低功耗設(shè)計芯片

設(shè)計圖1所示的插入掃描鏈、存儲器內(nèi)建自測試和邊界掃描等可測試性結(jié)構(gòu)時，必須考慮以下6點：

(1)保證插入的可測試邏輯不影響正常功能的功耗模式。

(2)為了充分利用自動測試儀的資源和帶寬提高測試速度，各掃描鏈中掃描寄存器的數(shù)量應(yīng)該平衡。

(3)電源開關(guān)、電平轉(zhuǎn)換邏輯和隔離邏輯不能影響測試功能。

(4)測試信號必須從芯片的輸入引腳進入，從芯片的輸出引腳觀察測試結(jié)果。

(5)在測試模式下，自動測試儀能直接控制功耗模式控制器的工作狀態(tài)。

(6)電子設(shè)計自動化工具的選擇及其數(shù)據(jù)交換管理。

3 可測性設(shè)計方案

3.1 測試模式下測試儀對功耗模式控制器的控制

芯片在正常工作模式下，3種功耗模式均有電源區(qū)關(guān)斷，處于關(guān)斷區(qū)的掃描鏈和存儲器不能被正常地測試，需要創(chuàng)建一個所有電源區(qū)都開啟的測試功耗模式(PM_TEST)，即在該模式下，測試儀能直接控制電源開關(guān)和隔離邏輯的使能信號ps_en和iso_en，使芯片所有的電源區(qū)開啟、隔離邏輯功能失效，測試信號能在電源區(qū)之間傳輸。因此，在常開(always on)電源區(qū)PD_TOP中插入一個測試訪問狀態(tài)機，如圖2所示，一旦信號test_en有效，測試訪問狀態(tài)機產(chǎn)生的信號覆蓋功耗模式控制器的輸出信號。

圖2 測試模式對功耗模式控制器的控制

3.2 電子設(shè)計自動化工具的選擇和數(shù)據(jù)交換

電子設(shè)計自動化工具的選擇和工具之間的數(shù)據(jù)交換是實現(xiàn)整個測試方案的關(guān)鍵環(huán)節(jié)?；赟ynopsys的Eclypse低功耗解決方案，采用UPF描述低功耗意圖，以Synopsys的Galaxy平臺為主體，組合Mentor Graphics的EDA工具構(gòu)建的實現(xiàn)測試方案的高效EDA平臺如圖3所示。

圖3 低功耗可測試性設(shè)計實現(xiàn)流程

輸入為UPF文件、帶有電源信息的庫文件pg.db和用硬件描述語言(Hardware Description Language, HDL)在寄存器傳輸級(Register Transfer Level, RTL)描述芯片的文件。利用Mentor Graphics公司的MBISTArchitect和BSDArchitect軟件在RTL級分別插入存儲器內(nèi)建自測試和邊界掃描設(shè)計電路。利用Synopsys公司的Design Compiler和可測試性設(shè)計DFT Compiler完成綜合、掃描觸發(fā)器替換D觸發(fā)器和掃描鏈的縫合。使用Synopsys公司的TetraMAX軟件生成自動測試模式生成(Automatic Test Pattern Generation, ATPG)并用VCS軟件完成所有測試電路的前仿真和后仿真。

3.3 存儲器內(nèi)建自測試

整個芯片中有8個單端口嵌入式靜態(tài)隨機存取存儲器(Static Radom Access Memory, SRAM)，2個位于電源區(qū)PD _ TOP中，6個位于電源區(qū)PD4中。電源區(qū)PD4是電源關(guān)斷和低電壓區(qū)，進出該區(qū)的信號線需要插入隔離邏輯和電平轉(zhuǎn)換器件。為了減少插入這些器件的數(shù)量和降低對芯片時序的影響，在PD4中插入一個內(nèi)建自測試控制器，用于控制位于該區(qū)中的6個SRAM。在PD_TOP中插入一個內(nèi)建自測試控制器，用于控制位于該區(qū)中的2個SRAM。整個過程使用Mentor Graphics的MBISTArchitect軟件讀入綜合后的網(wǎng)表，插入測試邏輯。2個控制器之間采用串行測試，屬于同一個控制器的存儲器共用測試結(jié)果標志信號fail_h以減少插入的測試邏輯。測試使能信號test_h、測試結(jié)果標志信號fail_h和測試完成信號tst_done均由邊界掃描測試的JTAG接口移入和移出，如圖4所示。采用march2和checkerboard測試算法完成測試。

3.4 邊界掃描測試

邊界掃描測試又稱JTAG，通過在芯片的輸入/輸出端口(PAD)插入邊界掃描單元和控制邏輯構(gòu)建一個邊界掃描寄存器實現(xiàn)對芯片間信號連接的測試。它通過測試訪問端口(Test Access Port, TAP)輸入指令和測試數(shù)據(jù)，通過觀察邊界信號完成芯片板級測試。采用Mentor Graphics的BSD Architect軟件實現(xiàn)邊界掃描測試邏輯的插入，同時在測試訪問端口中插入一個移位寄存器實現(xiàn)對存儲器內(nèi)建自測試信號的控制。最終實現(xiàn)的邊界掃描測試結(jié)構(gòu)如圖4所示。

圖4 邊界掃描測試結(jié)構(gòu)

3.5 掃描鏈測試

采用Synopsys的DFT Compiler實現(xiàn)掃描鏈的插入。由于在前面插入了內(nèi)在自測試和邊界掃描測試邏輯，因此要讀入UPF文件檢查和補插電平轉(zhuǎn)換邏輯和隔離單元。進入測試功耗模式PM_TEST時，所有的電源區(qū)PD都處于開啟狀態(tài)，為了平衡掃描鏈的長度，節(jié)省自動測試儀的存儲空間和測試時間，采用混合電源區(qū)的方式創(chuàng)建掃描鏈，并允許掃描鏈穿越不同的時鐘域，同時采用掃描鏈壓縮技 術(shù)[11-12]，使每條鏈的寄存器個數(shù)為200。為了減少測試時由于掃描鏈移位引起功能邏輯翻轉(zhuǎn)而產(chǎn)生的功耗，在部分掃描寄存器的輸出端插入了或門或與門禁止組合邏輯的無用翻轉(zhuǎn)[13-14]?？刂泼織l掃描鏈盡可能少地穿越電源區(qū)，以插入最少的電平轉(zhuǎn)換邏輯和隔離單元。使用TetraMax生成自動測試向量，產(chǎn)生的測試向量中內(nèi)部向量數(shù)為2 596個、基本掃描向量數(shù)為2 184個、快速順序向量數(shù)為412個，芯片的總故障(total faults)數(shù)量為2 104 736，這些測試向量的測試覆蓋率為98.02%。

4 實驗結(jié)果與分析

基于如圖3所示的高效電子設(shè)計自動化工具平臺，采用中芯國際0.18 μm CMOS工藝實現(xiàn)了圖1所示的低功耗系統(tǒng)芯片，其芯片顯微照片如圖5所示。封裝后采用圖6所示的測試平臺，該圖片來自網(wǎng)絡(luò)。測試流程為直流參數(shù)測試、交流參數(shù)測試、掃描鏈測試、存儲器內(nèi)建自測試、邊界掃描測試、功能測試和功耗測試。完成自動測試儀測試板開發(fā)和測試程序的調(diào)試后開始批量自動測試，測試時鐘頻率為10 MHz，即掃描時鐘為100 ns，壓縮后掃描鏈的長度為200個寄存器，測試向量數(shù)為2 596個，所以完成掃描鏈的測試時間約為52 ms，存儲器測試時間約為108 ms，邊界掃描測試耗時可以忽略不計，機械手耗時約1.5 s，系統(tǒng)芯片測試平臺的費用為每小時100美金，所以一顆芯片的測試成本約為0.05美元。對芯片進行了量產(chǎn)級測試，存儲器內(nèi)在自測試和邊界掃描測試電路工作正常，測試結(jié)果滿足工程應(yīng)用的要求。

圖5 系統(tǒng)芯片的顯微照片

圖6 系統(tǒng)芯片測試系統(tǒng)

5 結(jié)束語

本文針對低功耗系統(tǒng)芯片可測試性設(shè)計的問題，構(gòu)建了高效的電子設(shè)計自動工具實現(xiàn)平臺。基于該平臺，提出了一種實現(xiàn)包括掃描鏈設(shè)計、存儲器內(nèi)建自測試和邊界掃描測試的可測性設(shè)計方案。該方案能高效、方便和準確地完成低功耗系統(tǒng)芯片的可測性設(shè)計。實驗結(jié)果表明，該方案可行，具有實用性。下一步的研究方向是基于該方案降低測試模式下的功耗。

致謝感謝東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心的蔡志匡博士在芯片制造和測試方面給予的技術(shù)支持。

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編輯 顧逸斐

A Testability Design Scheme for Low Power Consumption System-on-Chip

XU Tai-long1, LU Shi-bin1,2, DAI Guang-zhen1, MENG Jian1, CHEN Jun-ning1

(1. Anhui Provincial IC Design Laboratory, School of Electronics and Information Engineering, Anhui University, Hefei 230601, China; 2. School of Electronic and Information Engineering, Hefei Normal University, Hefei 230601, China)

The low power design technologies such as Multi-supply Multi-voltage(MSMV) and Power Shut-off(PSO), present many challenges for the testability design of modern very large scale integration System-on-chip(SoC). Based on the efficient implementation platform constructed by using the industrial electronic design automation tools and the widely used testability methods, a testability design scheme that includes the scan chain, memory built-in-self-test and boundary scan is proposed. Experimental results show that the scheme can efficiently, conveniently and accurately complete the testability design of low power consumption SoC, and works correctly in automation test equipment. The test coverage of combinational and sequential logic scan chains is 98.2%.

testability design; low power consumption; System-on-chip(SoC); built-in-self-test; Power Shut-off(PSO); Multi-supply Multi-voltage(MSMV); scan chain

1000-3428(2014)03-0306-04

A

TN47

安徽大學(xué)青年科學(xué)研究基金資助項目(KJQN1011)；安徽大學(xué)青年骨干教師培養(yǎng)基金資助項目(33010224)；安徽省高校優(yōu)秀青年人才基金資助項目(2012SQRL013ZD)；安徽省高等學(xué)校省級自然科學(xué)研究基金資助項目(KJ2012B143)。

徐太龍(1982－)，男，講師、博士，主研方向：信號處理，超大規(guī)模集成電路設(shè)計；魯世斌、代廣珍，講師、碩士；孟 堅，副教授、博士；陳軍寧，教授、博士。

2013-01-28

2013-04-03 E-mail：xutailong@ahu.edu.cn

10.3969/j.issn.1000-3428.2014.03.065