陳 真，陸 鋒，張凱虹

（1. 江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇 無錫214122；2. 中國電子科技集團公司第58研究所，江蘇 無錫 214035）

一種高效率MCU芯片Multi-Sites測試技術(shù)

陳 真1,2，陸 鋒1,2，張凱虹2

（1. 江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇 無錫214122；2. 中國電子科技集團公司第58研究所，江蘇 無錫 214035）

介紹了使用Multi-Sites工程測試技術(shù)提高MCU芯片測試效率的方案。針對MCU芯片Multi-Sites測試難點，闡述了在MCU芯片Multi-Sites測試中電性能測試、功能測試的影響因素和解決方案，并對MCU芯片Multi-Sites測試過程中經(jīng)常遇到的干擾因素進行分析，保證MCU芯片Multi-Sites測試獲得穩(wěn)定可靠的性能參數(shù)，有效提高測試效率。

MCU；Multi-Sites；測試效率

1 引言

微控制單元（Micro Control Unit，MCU）芯片具有低功耗、低成本、高性能等特點，隨著其應(yīng)用需求的不斷提升，新一代MCU芯片的電路復(fù)雜性增加，使得芯片測試時間加長，測試成本上升。

傳統(tǒng)測試MCU芯片用的是單Site測試，該方法測試時間長、效率低，已不能滿足新一代MCU芯片的測試要求。本文介紹的Multi-Sites測試技術(shù)能保證在測試結(jié)果一致性的前提下縮短芯片的測試時間，提高測試效率，以降低測試成本。但在Multi-Sites測試中，保證各項性能參數(shù)精確、可靠并且能實現(xiàn)高效率測試是一大挑戰(zhàn)。

本文通過專用自動測試儀器和對應(yīng)的測試編程軟件結(jié)合，基于專用板卡、數(shù)字存儲示波器、信號發(fā)生器，搭建出一套完整的測試平臺，開發(fā)出對應(yīng)的測試軟件，通過對多類MCU芯片實際測試，可以保證各項性能參數(shù)精確、可靠并且能實現(xiàn)高效率測試。

2 測試難點

2.1信號干擾

測試頻率過高會帶來一系列的問題，例如信號的串?dāng)_、衍射、畸變等[1]。串?dāng)_是兩條信號線之間的耦合、信號線之間的互感和互容引起線上的噪聲。本文所設(shè)計的PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及線端連接方式對串?dāng)_都有一定的影響。但是不論什么樣的測試板都會產(chǎn)生一定的噪聲。

2.2一致性和高效性

MCU在進行Multi-Sites生產(chǎn)測試中，通過對芯片進行多次測試并分析結(jié)果是否一致，如果測試結(jié)果的誤差在l%以內(nèi)是可以采納的。通過增加Site數(shù)可提高測試效率，但對測試的結(jié)果一致性有影響。同時保證測試結(jié)果的一致性和高效性是測試的一大難點。

3 測試技術(shù)

3.1軟件方式

測試軟件采用TR8636開發(fā)工具開發(fā)，并基于C語言將算法程序封裝成動態(tài)鏈接庫（DLL），建立通用的函數(shù)語句庫。函數(shù)語句簡單明了，程序中無需在用戶層次上進行深度優(yōu)化，就可以做到高并行效率。它是通過對測試系統(tǒng)內(nèi)的軟硬件進行精準(zhǔn)的分區(qū)以及通過復(fù)制調(diào)用來實現(xiàn)的。該軟件開發(fā)環(huán)境的靈活性和通用性可有效提高開發(fā)周期。

3.2硬件方式

實現(xiàn)Multi-Sites測試在硬件上都采取模塊化設(shè)計，每個Site必須具備獨立的SEQ和控制進程，同時開始，但不一定同時結(jié)束。采用模塊化設(shè)計，以FPGA組件為設(shè)計主軸，將SEQ與Timing Generator、Format分別設(shè)計在不同F(xiàn)PGA中，以一個SEQ控制8個PIN Waveform Format FPGA。運用分布式控制系統(tǒng)理念，開發(fā)可獨立的Pin Electric Board（PEB），從而系統(tǒng)可同時并行測試Multi-Sites，有效避免測試頻率過高帶來的問題。

圖1表示1-Site測試信道架構(gòu)[2]，該架構(gòu)包括PEB32板及HVPMU板的測試信道，提供多種切換組合，可讓使用者依照IC測試實際需要而做最適當(dāng)?shù)脑O(shè)定，進而提高MCU芯片的測試效率。以此類推，簡單地復(fù)制該架構(gòu)就能制作出Multi-Sites測試系統(tǒng)的架構(gòu)。

圖2表示一個Multi-Sites測試系統(tǒng)的簡單架構(gòu)，其中每一Site都有各自專門的資源，模擬資源和數(shù)字資源通過主時鐘實現(xiàn)同步。

4 測試實現(xiàn)

4.1信號干擾

在MCU芯片Multi-Sites測試中能對信號干擾有效處理以提高測試效率。

圖1 1-Site測試信道架構(gòu)

圖2 Multi-Sites測試信道簡單架構(gòu)

對MCU芯片中所涉及到的信號干擾的處理方法如下：設(shè)計PCB時要將模擬電路和數(shù)字電路分開布局，以減小數(shù)字芯片的噪聲對模擬電路的影響；應(yīng)盡量增大電源線和地線的寬度，或采用電源平面與地平面；在芯片電源和地之間接入濾波、去耦電容，注意電容的引線不能過長；對關(guān)鍵信號要采用屏蔽線，以避免其他信號的干擾；為減小信號線上的分布電阻、電容和電感，應(yīng)盡量縮短導(dǎo)線長度和增大導(dǎo)線之間的距離；模擬電路的接地層和數(shù)字電路的接地層分開，最后通過電感連接起來。

圖3是被干擾的信號波形，高電平和低電平上有很多雜波，這些雜波的來源是地電位差干擾。產(chǎn)生地電位差干擾的原因，是由于系統(tǒng)中存在兩個以上互相沖突的地，地與地之間存在一定的電壓差。該電壓通過信號電纜的外屏蔽網(wǎng)形成干擾電流，形成對信號的干擾。圖4是處理過的信號波形，可看出高電平和低電平上雜波有明顯的減少。圖3和圖4的對比可看出對信號干擾的有效處理在MCU芯片Multi-Sites測試中的重要性。

圖3 被干擾的信號波形

圖4 處理過的信號波形

4.2一致性

在Multi-Sites測試中，驗證所測MCU的一致性，可用不同的Site對同一顆芯片進行測試，要求測試結(jié)果的差異控制在l%以內(nèi)。另外，在調(diào)試中如果其中某一個Site測試有問題，可以考慮換一個Site來測試這顆芯片，或者通過幾個Site互換外圍芯片或外圍DUT，對比測試結(jié)果來判斷引起問題的原因。一般原因有以下幾種：外圍芯片發(fā)生老化、接口出現(xiàn)脫落或虛焊、MCU芯片功能未達到設(shè)計要求、噪聲干擾等。對于同一張圓片用不同測試儀測試，如果測出的良率不一致，可以把保存的MAP圖和數(shù)據(jù)進行對照。從MAP圖中看到哪幾項失效分布在圓片中的具體位置，然后找到失效的MCU，用上述的方法驗證分析失效的原因。同時對不一致項的數(shù)據(jù)可以做柏拉圖、直方圖、散點圖、相關(guān)分析、回歸分析、ANOVA分析、FMEA、點圖、柱狀圖、雷達圖、趨勢圖或正態(tài)分布等方法進行分析。在對MCU測試過程中，避免軟件干預(yù)已成為提高并行測試效率的標(biāo)準(zhǔn)方法。

4.3高效性

并行測試效率（Parallel Test Eff i ciency，PTE）[3]是Multi-Sites測試的計量，用百分?jǐn)?shù)表示。PTE用以下公式計算：

PTE={1-{[（MSTT-SSTT）/NS-1]/SSTT}}×100

其中：

PTE—并行測試效率（%）；

SSTT—單測試位器件測試時間；

MSTT—多測試位器件測試時間；

NS—測試位數(shù)。

可以從PTE的公式中推導(dǎo)出，測試位數(shù)越多，PTE越高。但是如果生產(chǎn)線上要求測試位超過16或32 個，并行測試效率越高反而影響測試的經(jīng)濟效益。當(dāng)測試位增加時，并行測試效率可能要求超過99%。相關(guān)的調(diào)查資料顯示，少測試位（2、4或8個）的并行測試效率不需要達到>99%的水平，就可以得到好的經(jīng)濟效益。實際上，并行效率在90%~98%時仍能很好地運作，提供較低的測試成本。

5 結(jié)束語

現(xiàn)在芯片測試受到利潤影響，對測試效率和測試成本提出了更高的要求。需要合理采用測試設(shè)備和儀器，參考電路設(shè)計中提供的可測性設(shè)計，設(shè)計科學(xué)的測試方法。作者通過大量測試驗證，解決測試中存在的問題，逐步探索形成了一套適用于生產(chǎn)環(huán)境的可靠而有效的Multi-Sites并行測試技術(shù)，并在多個實際的MCU測試項目中應(yīng)用，可推廣到MCU產(chǎn)品的芯片測試中。

[1] 張凱虹，陸鋒，等. DDS自動測試技術(shù)研究[J]. 半導(dǎo)體學(xué)，2009（03）：262-265.

[2] TRI. TR6836 User Guide [M]. IC Tester FAE, Test Research Inc.

[3] Weimer J. 圖形測試：多工位模擬和混合信號器件并行測試效率的關(guān)鍵[J]. 中國集成電路，2011（001）: 60-65.

A High Eff i ciency Multi-Sites Testing Technology for MCU Chip

CHEN Zhen1,2，LU Feng1,2，ZHANG Kaihong2

（1.College of Internet of Thing,Jiangnan University,Wuxi214122,China; 2.China Electronics Technology Group Corporation No.58Research Institute,Wuxi214035,China）

Describes the use of multi-sites engineering testing technology to improve test MCU chip testing efficiency programs. For MCU chip multi-sites testing difficulties, elaborated factors and solutions for electrical performance testing, functional testing of the MCU chip multi-sites testing. And analyzing the interference factor MCU chip multi-sites testing process often encountered MCU chip to ensure stable and reliable test performance parameters, improve test eff i ciency.

MCU; multi-sites; test eff i ciency

TN492

A

1681-1070（2014）11-0013-03

陳 真（1989—），男，浙江衢州人，目前就讀于江南大學(xué)集成電路工程專業(yè)，碩士研究生，同時在中國電子科技集團公司第58研究所從事集成電路測試工作，主要研究方向為數(shù)字集成電路測試。

2014-09-10