【摘 要】近年來(lái)，我國(guó)集成電路市場(chǎng)呈現(xiàn)持續(xù)增長(zhǎng)的趨勢(shì)，并在電源、功率放大、數(shù)據(jù)轉(zhuǎn)換等方面得到廣泛應(yīng)用，CMOS集成電路的功耗成為我國(guó)電子產(chǎn)品性能的重要指標(biāo)，加強(qiáng)對(duì)CMOS集成電路低功耗設(shè)計(jì)技術(shù)的研究顯得尤為必要。本文對(duì)CMOS集成電路低功耗設(shè)計(jì)技術(shù)進(jìn)行淺顯的探析。

【關(guān)鍵詞】CMOS 集成電路 低功耗 設(shè)計(jì)技術(shù)

一、引言

集成電路（integrated circuit）是一種微型電子器件或部件。主要通過(guò)一定的工藝，在一塊或幾塊晶體片上，把一個(gè)電路中所需要的晶體管、二極管、電阻等元件和布線(xiàn)連在一起，然后封裝在一個(gè)管殼內(nèi)，從而形成具有相應(yīng)功能的微型結(jié)構(gòu)[1]。集成電路性能、面積和功耗問(wèn)題一直伴隨著其整個(gè)發(fā)展歷程。隨著移動(dòng)設(shè)備和電池供電設(shè)備的大規(guī)模推廣，功耗問(wèn)題在CMOS集成電路中越來(lái)越突出。近年來(lái)，我國(guó)集成電路市場(chǎng)呈現(xiàn)持續(xù)增長(zhǎng)的趨勢(shì)，并在電源、功率放大、數(shù)據(jù)轉(zhuǎn)換等方面得到廣泛應(yīng)用，CMOS集成電路的功耗成為我國(guó)電子產(chǎn)品性能的重要指標(biāo)，加強(qiáng)對(duì)CMOS集成電路低功耗設(shè)計(jì)技術(shù)的研究顯得尤為必要。

二、低功耗設(shè)計(jì)技術(shù)

低功耗技術(shù)主要是為了使功率消耗問(wèn)題得到解決，降低功率消耗，而用新技術(shù)代替舊技術(shù)來(lái)實(shí)現(xiàn)功率消耗降低。當(dāng)前的低功耗設(shè)計(jì)技術(shù)主要由功耗估計(jì)（Power Estimation）和功耗優(yōu)化（power Optimization）兩部分組成[2]。功耗估計(jì)是功耗優(yōu)化的基礎(chǔ)，而功耗優(yōu)化必須對(duì)電路功耗進(jìn)行多次優(yōu)化，方能實(shí)現(xiàn)低功耗設(shè)計(jì)要求。我國(guó)關(guān)于低功耗設(shè)計(jì)的研究起步較晚，力量相對(duì)比較薄弱，該領(lǐng)域的人才也相對(duì)比較少。近年來(lái)，由于集成電路市場(chǎng)的發(fā)展，低功耗的CMOS集成電路技術(shù)得到一定程度的發(fā)展。但是，目前我國(guó)的集成電路發(fā)展主要集中在數(shù)字集成電路和集成電路系統(tǒng)領(lǐng)域，加強(qiáng)CMOS集成電路低功耗技術(shù)研究就顯得尤為重要。集成電路的功耗不僅對(duì)電路系統(tǒng)具有較大影響，而且對(duì)電路的穩(wěn)定性和可靠性具有重要影響作用[3]。從目前的低功耗技術(shù)應(yīng)用來(lái)看，該技術(shù)主要應(yīng)用在電池供電設(shè)備、高性能計(jì)算機(jī)領(lǐng)域等方面。

三、CMOS集成電路功耗估計(jì)和功耗優(yōu)化

（一） CMOS集成電路功耗估計(jì)

功耗估計(jì)是在一定方法和工具的幫助下實(shí)現(xiàn)對(duì)電路功耗的估計(jì)。功耗估計(jì)主要由平均功耗估計(jì)和最大功耗估計(jì)兩部分組成。平均功耗估計(jì)對(duì)移動(dòng)設(shè)備電池成本和使用時(shí)間產(chǎn)生影響，而最大功耗估計(jì)則對(duì)電路可靠性、封裝成本和電池性能產(chǎn)生影響。功耗估計(jì)中主要有兩種主要方法，一種是基于模擬的方法，另一種是非模擬的方法[4]。這兩種功耗估算都有自身的優(yōu)勢(shì)也有自身的局限性。基于模擬的方法，能在大量模擬中，求得具體功耗值，并獲得較為精確的平均值，但是在模擬的過(guò)程中，需要大量時(shí)間才能使估算的精度得到提高。因此，基于模擬的方法如何實(shí)現(xiàn)快速模擬，并比較精確地獲取估算值，是目前急需解決的問(wèn)題。而對(duì)于非模擬估算方法來(lái)說(shuō)，雖然通過(guò)統(tǒng)計(jì)、自動(dòng)測(cè)試圖樣等方法，在估算速度上具有一定優(yōu)勢(shì)，但是這種方法在功耗估算速度方面卻有待進(jìn)一步提高。

（二）CMOS集成電路功耗優(yōu)化

對(duì)CMOS集成電路功耗估計(jì)是功耗優(yōu)化的基礎(chǔ)，功耗優(yōu)化是功耗估算的最終目的。就功耗優(yōu)化技術(shù)來(lái)說(shuō)，主要可分為動(dòng)態(tài)功耗優(yōu)化技術(shù)和靜態(tài)功耗優(yōu)化技術(shù)[5]。首先，動(dòng)態(tài)功耗優(yōu)化技術(shù)。動(dòng)態(tài)功耗主由有電容充放電產(chǎn)生的功能跳變功耗、電路延時(shí)產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)功耗、電路瞬間導(dǎo)通產(chǎn)生的短路功耗三部分組成。由于受到硬件設(shè)計(jì)因素的影響，各層級(jí)低功耗設(shè)計(jì)方法有所區(qū)別：1.系統(tǒng)級(jí)功耗降低，主要通過(guò)功耗管理軟件，在系統(tǒng)部分或整個(gè)系統(tǒng)處于空閑狀態(tài)時(shí)，通過(guò)軟件作用使空閑系統(tǒng)或系統(tǒng)部分立即關(guān)閉，實(shí)現(xiàn)功耗降低；2.行為結(jié)構(gòu)級(jí)功耗降低，主要通過(guò)指令結(jié)構(gòu)優(yōu)化和數(shù)據(jù)結(jié)構(gòu)優(yōu)化，實(shí)現(xiàn)硬件參與指令數(shù)量的減少和節(jié)點(diǎn)電壓跳變次數(shù)的減少等，以此來(lái)實(shí)現(xiàn)功耗降低；3.晶體管級(jí)功耗降低，通過(guò)對(duì)晶體管生產(chǎn)工藝的優(yōu)化控制來(lái)實(shí)現(xiàn)功耗的降低；4.通過(guò)對(duì)算法級(jí)、寄存器傳輸級(jí)、邏輯門(mén)級(jí)功耗的降低，實(shí)現(xiàn)電路工作狀態(tài)發(fā)生變化產(chǎn)生功耗的降低。其次，靜態(tài)功耗優(yōu)化技術(shù)，靜態(tài)功耗主要受電路結(jié)構(gòu)、輸入狀態(tài)、工藝參數(shù)等因素的影響，其優(yōu)化技術(shù)主要有：1.對(duì)閥值電壓進(jìn)行調(diào)整，實(shí)現(xiàn)對(duì)漏電功耗的降低；2.通過(guò)切斷空閑部件的電源實(shí)現(xiàn)功耗的降低；3.通過(guò)優(yōu)化輸入向量，使與輸入相連接的電路處于低漏電狀態(tài)，從而實(shí)現(xiàn)功耗的降低。再次，在對(duì)CMOS集成電路設(shè)計(jì)時(shí)，應(yīng)注意總線(xiàn)和門(mén)控時(shí)鐘的設(shè)計(jì)，在總線(xiàn)布局上要合理，在門(mén)控時(shí)鐘設(shè)計(jì)時(shí)，使無(wú)需工作的器件處于非觸發(fā)狀態(tài)，從而降低時(shí)鐘樹(shù)功耗。

四、結(jié)語(yǔ)

隨著集成電路技術(shù)的發(fā)展，我國(guó)的集成電路在性能和系統(tǒng)方面的設(shè)計(jì)技術(shù)取得了卓越的成就，然而在各種便攜式電子產(chǎn)品快速發(fā)展并廣泛應(yīng)用，電子產(chǎn)品的電路規(guī)模不斷增大，于是功耗問(wèn)題變成了集成電路設(shè)計(jì)者們廣泛關(guān)注的問(wèn)題。在對(duì)CMOS集成電路低功耗設(shè)計(jì)技術(shù)研究時(shí)，要充分做好功耗估計(jì)和功耗優(yōu)化方面的工作，提高功耗估計(jì)的速度和精度，加強(qiáng)對(duì)CMOS集成電路動(dòng)態(tài)功耗和靜態(tài)功耗的優(yōu)化，從而推進(jìn)CMOS集成電路電路的發(fā)展，提高芯片性能，使電子產(chǎn)品芯片工作更加具有穩(wěn)定性。相信隨著CMOS集成電路低功耗設(shè)計(jì)技術(shù)的發(fā)展和完善，必能推進(jìn)我國(guó)集成電路領(lǐng)域更快更好地發(fā)展。

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