（中國(guó)空空導(dǎo)彈研究院 洛陽(yáng) 471009）

1 引言

隨著電子技術(shù)的發(fā)展，雷達(dá)、通信、電子對(duì)抗等各類電子系統(tǒng)對(duì)頻率源的相位噪聲、雜散、頻率轉(zhuǎn)換時(shí)間、頻率分辨率、功耗等指標(biāo)要求越來(lái)越高。目前頻率合成主要有四種方式［1～4］：直接模擬頻率合成（DAS）、鎖相環(huán)頻率合成（PLL）、直接數(shù)字頻率合成（DDS）、混合頻率合成（DDS＋PLL）。其中DDS＋PLL頻率合成方式結(jié)合了DDS頻率分辨率高、頻率轉(zhuǎn)換時(shí)間短和PLL輸出頻率高、頻帶寬、輸出頻率質(zhì)量好的優(yōu)點(diǎn)，成為目前雷達(dá)系統(tǒng)中經(jīng)常采用的頻率合成方式。

本文設(shè)計(jì)了一個(gè)Ku波段低相噪跳頻源，該頻率源先用DDS產(chǎn)生具有一定帶寬的頻率捷變信號(hào)，與L 波段跳頻源上變頻，使頻綜器在DDS頻帶內(nèi)實(shí)現(xiàn)脈間隨機(jī)捷變，在PLL頻帶內(nèi)實(shí)現(xiàn)脈沖串間跳變，充分結(jié)合了DDS變頻時(shí)間短和PLL帶寬較寬的優(yōu)勢(shì)。

2 系統(tǒng)主要指標(biāo)

本文要實(shí)現(xiàn)一個(gè)DDS和PLL 頻帶內(nèi)分別實(shí)現(xiàn)跳變的頻率源，其主要技術(shù)指標(biāo)要求如下：

1）DDS捷變范圍：50MHz；

2）DDS捷變步長(zhǎng)：1MHz；

3）PLL 跳變范圍：400MHz；

4）PLL 跳變步長(zhǎng)：20MHz；

5）相位噪聲： ≤90dBc／Hz＠1KHz；

6）雜散抑制： ≥60dBc；

7）跳頻時(shí)間： ≤20μs。

3 系統(tǒng)方案設(shè)計(jì)

該設(shè)計(jì)方案主要有參考源，兩路DDS，三個(gè)鎖相環(huán)以及上變頻電路構(gòu)成，如圖1所示。

圖1 系統(tǒng)總體方案圖

系統(tǒng)的參考源由100MHz恒溫晶振提供，晶振通過(guò)PLL1為兩路DDS提供時(shí)鐘頻率，同時(shí)為另外兩路PLL 提供參考信號(hào)。兩路DDS輸出頻率相差30MHz，分別具有50MHz帶寬并在各自帶寬內(nèi)進(jìn)行隨機(jī)捷變。PLL2為X 波段點(diǎn)頻源，將DDS輸出頻率上變頻到X 波段高端。PLL3為L(zhǎng)波段跳頻源，頻率范圍為L(zhǎng) 波段高端點(diǎn)頻±200MHz，跳頻步進(jìn)20MHz，其作用是讓系統(tǒng)在脈沖串間實(shí)現(xiàn)較大范圍的跳變并將系統(tǒng)最終輸出頻率提高到Ku波段。

4 系統(tǒng)雜散分析

在本設(shè)計(jì)中，主要有三種雜散，分別是DDS產(chǎn)生的雜散，鎖相環(huán)所產(chǎn)生的雜散以及混頻產(chǎn)生的互調(diào)雜散。

4.1 DDS產(chǎn)生雜散分析

DDS雜散分量主要有三個(gè)來(lái)源：相位累加器輸出截?cái)嗾`差，存放在ROM 中波形幅度量化誤差和DAC 非理想特性。

4.1.1 相位截?cái)喈a(chǎn)生的雜散

由于正弦ROM 表的容量是有限的，在DDS的實(shí)際設(shè)計(jì)中，只取相位累加器輸出的高A位來(lái)查表，而低B位則被忽略（B＝N-A，N為總位數(shù)）。這樣做會(huì)使查表的相位值產(chǎn)生誤差，導(dǎo)致輸出的正弦幅度值也產(chǎn)生誤差。此時(shí)累加器輸出的相位序列為［5］

由相位截?cái)嘁鸬南辔徽`差序列為

ep（n）的周期為2B／（2B，K），ep（n）可以看成是以fc為頻率對(duì)ep（t）進(jìn)行的采樣。存在行為截?cái)鄷r(shí)DDS輸出波形序列為

由式（3）可以看出相位截?cái)嚯s散的幅度跟調(diào)節(jié)字K有直接的關(guān)系，當(dāng)K為2B的整數(shù)倍時(shí)ep（n）＝0將不存在相位截?cái)嗾`差。存在相位截?cái)鄷r(shí)DDS的無(wú)雜散動(dòng)態(tài)范圍為

由式（4）可以得出相位截?cái)嘁氲淖顝?qiáng)雜散相對(duì)主譜的電平由相位累加器的高A位決定。

4.1.2 幅度量化誤差產(chǎn)生的雜散

波形存儲(chǔ)器ROM 的數(shù)據(jù)位數(shù)是有限的，因此存放在其中的波形幅度碼經(jīng)過(guò)量化后，會(huì)產(chǎn)生有限長(zhǎng)效應(yīng)。幅度量化誤差的大小通常遠(yuǎn)小于相位舍位信號(hào)的幅值，當(dāng)選擇頻率控制字K為奇數(shù)時(shí)，可使幅度量化誤差以量化噪聲的形式存在，表現(xiàn)為背景雜散。其信雜比為［6～8］

其中D為ROM 輸出位數(shù)，F(xiàn)FS為DAC工作范圍與滿量程之比，F(xiàn)s為Nyquist采樣速率，F(xiàn)sos為過(guò)采樣速率。

從式（5）可以看出，選擇D值大的DDS器件，使DAC滿量程工作和盡量取f0在DDS輸出范圍的低端以滿足過(guò)采樣都可有效地提高幅度量化的信雜比。

4.1.3 DAC非線性帶來(lái)的雜散

DAC的非線性特性對(duì)DDS輸出譜的影響主要表現(xiàn)為產(chǎn)生輸出頻率為f0的諧波分量及這些諧波分量的鏡像分量，含有雜散頻率分量為

主譜周?chē)容^大的雜散分量位于fc-（Q-1）f0和（Q＋1）f0-fc處，其中Q＝int（fc／f0），int（x）表示對(duì)x作最接近x的取整運(yùn)算。即當(dāng)輸出頻率靠近fc／3，fc／4，fc／5等整數(shù)分頻點(diǎn)時(shí)DAC 產(chǎn)生的較大雜散分量會(huì)于輸出頻率靠的很近。可以通過(guò)合理選擇時(shí)鐘頻率和輸出頻率以避開(kāi)這些區(qū)域［9～10］。

DDS輸出頻率范圍與時(shí)鐘頻率fc有關(guān)，一般為0～0.4fc，并且由DAC非線性帶來(lái)的雜散分析可知，選取雜散滿足要求的頻帶時(shí)要盡量避開(kāi)整數(shù)分頻點(diǎn)，時(shí)鐘頻率越高，輸出頻帶越寬，就越容易選出所需要的頻帶，因此要盡量選擇系統(tǒng)時(shí)鐘高的DDS芯片。ADI公司生產(chǎn)的AD9858 外部系統(tǒng)時(shí)鐘高達(dá)2GHz，可以滿足設(shè)計(jì)要求。

AD9858中相位累加器高A 位為16，由式（4）可以算出相位截?cái)嗾`差產(chǎn)生的無(wú)雜散動(dòng)態(tài)范圍大于90dBc。AD9858的DAC位數(shù)為10，由幅度量化誤差產(chǎn)生的信雜比式（5）可知，使DAC盡量滿量程工作并且取f0在DDS輸出范圍的低端以滿足過(guò)采樣來(lái)有效地提高幅度量化的信雜比，則無(wú)雜散動(dòng)態(tài)范圍可以達(dá)到70dB左右。而DDS在輸出頻率低端跨越的整數(shù)分頻點(diǎn)所帶來(lái)的雜散都在10階以下，遠(yuǎn)小于-70dB，同時(shí)考慮到后面濾波器設(shè)計(jì)難度問(wèn)題，輸出的頻率又不能太低，最終可以在100MHz～200MHz之間選出合適的頻率滿足系統(tǒng)的要求。

4.2 PLL產(chǎn)生雜散分析

鎖相環(huán)雜散主要有兩種，一種是外部串?dāng)_對(duì)VCO 的調(diào)制，另一種是鑒相頻率的泄漏，對(duì)于外部串?dāng)_需要找到干擾源，切斷干擾回路。而對(duì)于鑒相泄漏一般是在通過(guò)合理設(shè)計(jì)環(huán)路帶寬，利用環(huán)路的低通濾波特性來(lái)抑制鑒相泄漏，必要時(shí)可在環(huán)路濾波器之后再加一級(jí)低通濾波的方法加以抑制，為了不影響環(huán)路濾波的參數(shù)，輔助濾波的帶寬一般應(yīng)取環(huán)路帶寬的十倍以上。另外鑒相頻率不能取的太低，避免其落入環(huán)路帶寬內(nèi)。對(duì)于本方案L波段跳頻環(huán)環(huán)路帶寬設(shè)計(jì)為100kHz，遠(yuǎn)遠(yuǎn)小于20MHz的鑒相頻率，由于環(huán)路的低通濾波的特性可以將鑒相頻率抑制到80dBc以下，同樣的X波段點(diǎn)源的環(huán)路帶寬設(shè)計(jì)為1MHz，也遠(yuǎn)低于100MHz的鑒相頻率，可以較好地抑制鑒相泄漏。

4.3 混頻產(chǎn)生雜散分析

本方案經(jīng)過(guò)了兩次上變頻，混頻產(chǎn)生的交調(diào)分量比較多，為了保證最后的雜散滿足指標(biāo)，每一級(jí)混頻的低階交調(diào)（七階以下）不能落在帶內(nèi)。但由于兩路DDS 分別擁有50MHz的帶寬，L 波段跳頻源擁有更大的400MHz帶寬，如果DDS和L波段跳頻源直接進(jìn)行上變頻，必然有很多低階雜散落入濾波器通帶內(nèi)無(wú)法濾除，因此本方案采用了DDS輸出頻率先與X 波段點(diǎn)頻源上混頻，再與L 波段跳頻源上混頻的設(shè)計(jì)方法，大大減少了混頻產(chǎn)生的互調(diào)雜散，滿足了系統(tǒng)雜散要求，這雖然造成了第一級(jí)混頻后的濾波器實(shí)現(xiàn)難度加大，但可以通過(guò)使用矩形波導(dǎo)腔體濾波器來(lái)滿足濾波要求。

由上面對(duì)三種雜散的分析可以看出，每種雜散都可以滿足系統(tǒng)要求，且有一定余量。

5 系統(tǒng)相位噪聲分析

本設(shè)計(jì)方案最終輸出的相噪指標(biāo)要求優(yōu)于-90dBc／Hz＠1KHz，根據(jù)相位噪聲疊加性原理，可以采用倒推的方法來(lái)對(duì)每級(jí)混頻相噪進(jìn)行估算。對(duì)于第二級(jí)混頻，考慮最差情況，為了達(dá)到最終的指標(biāo)需要要求兩路最差的相噪指標(biāo)優(yōu)于-93dBc／Hz＠1KHz；同理，可以估算出第一級(jí)參與混頻的射頻信號(hào)和本振信號(hào)的相噪應(yīng)優(yōu)于-96dBc／Hz＠1KHz。

首先對(duì)第一級(jí)的相噪指標(biāo)進(jìn)行分析，DDS的相位噪聲一般由其自身的噪聲基底和參考源的相噪決定，而DDS的噪聲基底一般都在-120dBc／Hz＠1KHz左右，因此生成DDS時(shí)鐘頻率的PLL相噪以及X 波段PLL相噪只要都優(yōu)于-96dBc／Hz＠1KHz就能滿足指標(biāo)要求；第二級(jí)混頻的指標(biāo)主要有L波段鎖相環(huán)決定，只要L波段PLL相噪指標(biāo)優(yōu)于-93dBc／Hz＠1KHz就可以完全滿足最終指標(biāo)要求。

對(duì)于X 波段點(diǎn)頻源，設(shè)計(jì)要求最終輸出頻率為X 波段高端，一般的PLL 芯片難以達(dá)到如此高的頻率，因此本設(shè)計(jì)采用前置分頻型單環(huán)數(shù)字鎖相式頻率合成器方案，如圖2所示。

圖2 前置分頻型單環(huán)數(shù)字鎖相式頻率合成器

X 波段PLL 本設(shè)計(jì)最終選用ADF4106 芯片，其最高鑒相頻率為104MHz，噪聲基底為-219dBc／Hz＠1KHz，取其鑒相頻率為100MHz，并設(shè)置M＝5，則可算出N＝24，通過(guò)鎖相環(huán)相位噪聲經(jīng)驗(yàn)公式（7）可計(jì)算出芯片的相位噪聲為-98dBc／Hz＠1KHz

其中PNNF為芯片的噪聲基底，fPFD為鑒相頻率。

對(duì)于提供2.0GHzDDS時(shí)鐘頻率的PLL1同樣選取與X 波段點(diǎn)頻源一樣的AD4106 芯片，取其鑒相頻率為100MHz，選用一般的鎖相環(huán)路，則根據(jù)公式（7）可以估算出相位噪聲為-113dBc／Hz＠1KHz，優(yōu)于所需最低指標(biāo)-96dBc／Hz＠1KHz。

L波段跳頻源的設(shè)計(jì)選用ADF4153芯片，其最高鑒相頻率為32MHz，噪聲基底為-213dbc／Hz＠1KHz。由于L波段跳頻源的輸入?yún)⒖碱l率為100MHz，跳頻步進(jìn)為20MHz，其鑒相頻率應(yīng)取20MHz，則需要在一般的鎖相環(huán)路前增加一個(gè)前置分頻器，前置分頻比R設(shè)置為5，而為了實(shí)現(xiàn)其在輸出頻率范圍內(nèi)以20MHz步進(jìn)進(jìn)行跳變，只須對(duì)可編程分頻器N編程，使其在80～100 的整數(shù)范圍內(nèi)變化即可實(shí)現(xiàn)設(shè)計(jì)目的。具體原理如圖3所示。

圖3 L波段跳頻源結(jié)構(gòu)框圖

由鎖相環(huán)相位噪聲公式可以看出PLL 的相位噪聲與N值直接相關(guān)，N值越大，相噪越差，則L波段PLL最差相位噪聲應(yīng)取N＝100，根據(jù)式（7）可以計(jì)算出芯片的相位噪聲為-100dBc／Hz＠1KHz，優(yōu)于理論要求的最差值-93dBc／Hz＠1KHz，可以滿足設(shè)計(jì)要求。

圖4、5、6分別給出了3個(gè)鎖相環(huán)的相噪仿真結(jié)果。從圖中可以看出提供DDS時(shí)鐘頻率的PLL、X 波段PLL和L波段PLL相噪的分別優(yōu)于前面分析的最差指標(biāo)要求，則疊加后的最終相噪滿足設(shè)計(jì)所要求的-90dBc／Hz＠1KHz指標(biāo)。

圖4 PLL1相噪?yún)?shù)圖

圖5 X 波段PLL相噪?yún)?shù)圖

圖6 L波段PLL相噪?yún)?shù)圖

6 系統(tǒng)跳頻時(shí)間分析

由于方案采用X 波段點(diǎn)源和L 波段跳頻源上變頻方案，跳頻時(shí)間主要由L 波段跳頻源決定。L 波段跳頻環(huán)的跳頻鎖定時(shí)間包括DDS的頻率轉(zhuǎn)換時(shí)間、PLL 的轉(zhuǎn)換時(shí)間和控制電路轉(zhuǎn)換時(shí)間。DDS 頻率跳變時(shí)間為納秒級(jí)，與PLL和控制電路的轉(zhuǎn)換時(shí)間相比可以忽略。

使用ADIsimPLL對(duì)L波段PLL頻率穩(wěn)定時(shí)間進(jìn)行仿真，鎖定時(shí)間如圖7所示。

圖7 L波段跳頻源最大頻率鎖定時(shí)間

由圖7可以看出L 波段PLL 頻率的最大鎖相時(shí)間小于5μs，同時(shí)本設(shè)計(jì)為全相參系統(tǒng)，因此相位也需要進(jìn)行鎖定，其鎖相時(shí)間如圖8所示。

圖8 L波段PLL相位鎖定時(shí)間

由圖8可以看出當(dāng)鎖定相位為1度時(shí)，鎖相時(shí)間為5.28μs，所以仿真得出的總的鎖定時(shí)間為10μs左右，優(yōu)于系統(tǒng)所要求的≤20μs指標(biāo)。

7 結(jié)語(yǔ)

本設(shè)計(jì)采用雙路DDS輸出的方案，充分結(jié)合DDS、頻率轉(zhuǎn)換時(shí)間短和PLL 輸出頻率高的優(yōu)點(diǎn)，完成了Ku波段頻率源的詳細(xì)設(shè)計(jì)。文章通過(guò)理論分析和仿真詳細(xì)論證了雜散、相位噪聲和跳頻時(shí)間等頻率源關(guān)鍵指標(biāo)的實(shí)現(xiàn)方法，證明了方案的可行性。

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