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        基于FPGA 硬件測(cè)試電路設(shè)計(jì)和仿真

        2013-11-07 07:46:14
        河南科技 2013年18期
        關(guān)鍵詞:電路設(shè)計(jì)計(jì)數(shù)器時(shí)鐘

        付 莉

        (吉林化工學(xué)院 信息與控制工程學(xué)院,吉林 吉林 132022)

        1 硬件測(cè)試電路原理

        計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算[3],計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路,計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù),以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能。

        2 硬件測(cè)試電路設(shè)計(jì)

        測(cè)試電路由4 個(gè)部分組成,即鎖相環(huán)模塊,計(jì)數(shù)器模塊,防抖電路,譯碼模塊,每個(gè)部分均由VHDL 語(yǔ)言編寫(xiě)合成圖形模塊,從上而下組件成系統(tǒng)模塊。

        鎖相環(huán)PLL 可以與輸入的時(shí)鐘信號(hào)同步, 并以其作為參考信號(hào)實(shí)現(xiàn)鎖相,從而輸出一至多個(gè)同步倍頻或分頻的片內(nèi)時(shí)鐘,以供邏輯系統(tǒng)應(yīng)用,以供邏輯系統(tǒng)應(yīng)用。

        由于干擾抖動(dòng)信號(hào)是一群寬度狹窄的隨即信號(hào)[4],在串入時(shí),很難整齊地同時(shí)使與門(mén)輸出為1,只有足夠的寬度的信號(hào)通過(guò)此電路,從而起到“濾波”的功能。 譯碼模塊設(shè)計(jì)中由七段數(shù)碼顯示譯碼器設(shè)計(jì)。

        3 總體設(shè)計(jì)

        3.1 綜合編譯

        系統(tǒng)利用Quartus Ⅱ自帶仿真器, 采用ALTERA 公司Cyclone III 系列的EP3C5E144C8 芯片。該系統(tǒng)的每個(gè)模塊均在VHDL 語(yǔ)言編輯下完成,實(shí)現(xiàn)整體設(shè)計(jì)電路圖。 如圖1 所示。

        圖1 部分整體設(shè)計(jì)電路

        本次設(shè)計(jì)總共應(yīng)用了27 個(gè)邏輯單元,小于總邏輯單元個(gè)數(shù)的1%,使用引腳28 個(gè),是總引腳的29%。 總體來(lái)看,雖然出現(xiàn)了警告,但是沒(méi)有錯(cuò)誤。 仿真的結(jié)果達(dá)到了預(yù)期效果。

        3.2 整體仿真

        該設(shè)計(jì)中輸入信號(hào)有模擬的時(shí)鐘信號(hào)CLK 和按鍵k8,輸出時(shí)為了驗(yàn)證數(shù)碼管、蜂鳴器、LED 燈等,分別設(shè)置了6 個(gè)輸出按鍵,仿真波形如圖2 所示。 仿真起始延時(shí)時(shí)間10.175us,并不影響系統(tǒng)性能。 效果較好。

        圖2 整體電路仿真波形圖

        4 結(jié)論

        本文完成了基于FPGA 的硬件測(cè)試電路設(shè)計(jì)和仿真,以PC 機(jī)為平臺(tái), 利用ALTERA 公司的Quartus II 9.0 軟件編譯仿真。 可以通過(guò)引腳鎖定和下載,對(duì)PCB 板的實(shí)際操作進(jìn)一步驗(yàn)證本設(shè)計(jì)的成功性。

        [1]戴立江.基于EDA 技術(shù)的FPGA 應(yīng)用研究[D].天津工業(yè)大學(xué),2004,(12):10-11

        [2]黃艷敏.淺談電子產(chǎn)品的硬件測(cè)試技術(shù)[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用,2010,(02):16-17

        [3]王學(xué)禮,李根乾,譚玉山.PCB 測(cè)試技術(shù)研究進(jìn)展[J].無(wú)線(xiàn)電通信技術(shù),2000,(05):27-28

        [4]潘松,黃繼業(yè).EDA 技術(shù)與VHDL(第三版)[M].北京:清華大學(xué)出版社,2009

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