蘇瑞祥 陳少昌 李 超

（1.青島航保修理廠 青島 266071）（2.海軍工程大學(xué)電子工程學(xué)院 武漢 430033）

1 引言

SI全稱Signal Integrity信號(hào)完整性，指的是電路系統(tǒng)中信號(hào)的質(zhì)量及信號(hào)在傳輸后仍保持正確的功能特性。主要包括以下幾個(gè)問(wèn)題：

1）延遲［1］：在以往的低速板中，信號(hào)在傳輸線上的傳輸時(shí)間可以忽略，但是對(duì)于高速電路板，不能忽略。信號(hào)在線上的傳輸時(shí)間產(chǎn)生延遲，會(huì)導(dǎo)致數(shù)字電路的邏輯產(chǎn)生錯(cuò)誤，引起時(shí)序問(wèn)題。延遲主要取決于線長(zhǎng)和介質(zhì)的介電常數(shù)。

2）反射［2］：信號(hào)在PCB板上傳輸時(shí)遇到阻抗不連續(xù)就會(huì)發(fā)生反射、如過(guò)孔、拐角、走線寬度的突變、源端／負(fù)載端阻抗不匹配等。有一部分信號(hào)被反射回源端，會(huì)造成工作效率降低，向外輻射電磁波，影響信號(hào)傳輸從而導(dǎo)致失真。

3）信號(hào)振蕩［3］：由阻抗不連續(xù)產(chǎn)生反射。從負(fù)載端返回源端的信號(hào)由于源端的阻抗也不匹配在源端又產(chǎn)生反射，從而導(dǎo)致信號(hào)在傳輸線上來(lái)回傳播。振蕩會(huì)產(chǎn)生EMI問(wèn)題。

4）串?dāng)_［4］：隨著PCB向高密度發(fā)展，一塊板上集成了越來(lái)越多的器件，線路也趨向復(fù)雜。信號(hào)線由于互感互容引起信號(hào)能量耦合到另一條信號(hào)線上的現(xiàn)象稱為串?dāng)_。它會(huì)造成信號(hào)的失真，數(shù)字電路的誤觸發(fā)，甚至?xí)鹌骷苣_的損壞。串?dāng)_的分析與抑制是一項(xiàng)復(fù)雜的工作。

由于振蕩究其原因還是由信號(hào)的反射引起的，并且延遲是信號(hào)的時(shí)域問(wèn)題，本文都不做討論。本文從串?dāng)_和反射入手，提出對(duì)S3C2410型核心板的信號(hào)完整性分析和改進(jìn)并給出具體流程與方法。

整板的信號(hào)完整性分析應(yīng)該包括以下幾個(gè)部分：確定關(guān)鍵網(wǎng)絡(luò)（關(guān)鍵信號(hào)），進(jìn)行反射和串?dāng)_仿真，提出改進(jìn)辦法，驗(yàn)證改進(jìn)結(jié)果。

2 確定關(guān)鍵網(wǎng)絡(luò)

目前的高速PCB板元器件眾多，連線網(wǎng)絡(luò)復(fù)雜。若要每個(gè)器件每根連線都進(jìn)行仿真則工作量太大。選擇出易受干擾的和易產(chǎn)生干擾會(huì)影響系統(tǒng)工作的關(guān)鍵網(wǎng)絡(luò)來(lái)進(jìn)行分析［5］，這樣不僅能夠降低工作量，還能有效地找出線路的信號(hào)完整性問(wèn)題。找出關(guān)鍵網(wǎng)絡(luò)的方法有兩種：

1）根據(jù)理論知識(shí)。一般在高速PCB上容易產(chǎn)生干擾的網(wǎng)絡(luò)有高頻網(wǎng)絡(luò)，高速網(wǎng)絡(luò)，數(shù)字網(wǎng)絡(luò)與信號(hào)閾值特別低的網(wǎng)絡(luò)，根據(jù)這些元器件的特點(diǎn)，可以在原理圖上找出這些網(wǎng)絡(luò)。在S3C2410核心板上找出的核心網(wǎng)絡(luò)為［6］：SDRAM的時(shí)鐘信號(hào)，SDRAM的片選信號(hào)，CPU與SDRAM之間的數(shù)據(jù)信號(hào)，地址信號(hào)等。因?yàn)镾DRAM的工作頻率達(dá)到了133MHz，而CPU的工作頻率為266MHz。

2）利用HyperLynx的快速整板仿真功能［7］。Hyper－Lynx提供了快速的整板仿真，并且不需要器件的IC模型。通過(guò)軟件仿真，設(shè)置串?dāng)_閾值為150mV得到所有串?dāng)_超過(guò)閾 值 的 網(wǎng) 絡(luò)：LSCLK0，LNWE，LADDR0－24，LDQM0－3，LNOE，NGCS0－5，N11070248，N11070262，LDATA0，1，8，9，LSCKE， LNSCS0，LSCLK1，LNSCAS，LNSRAS，NFRE，NXBREQ，NTRST，L3CLOCK，CLE，TDO，NWAIT，NFCE，NFWE，ALE，L3MODE，NRESET，VD2，TMS仿真結(jié)果部分如圖1。

圖1 快速仿真結(jié)果

圖1可見對(duì)于LSCLK0串?dāng)_過(guò)強(qiáng)的總共有兩個(gè)網(wǎng)絡(luò)，分別為L(zhǎng)NWE、LNOE。

設(shè)置閾值串?dāng)_電壓為150mV并不是電路不能承受150mV，只是為了設(shè)置一個(gè)閾值電壓，找出那些串?dāng)_比較大的網(wǎng)絡(luò)。因?yàn)榭焖俜抡娴木_度并不高，找出關(guān)鍵網(wǎng)絡(luò)后必須根據(jù)PCB各器件所能承受的干擾閾值再進(jìn)行準(zhǔn)確的分析。

一般采用兩種方法結(jié)合的辦法來(lái)尋找關(guān)鍵網(wǎng)絡(luò)。第一種是通過(guò)經(jīng)驗(yàn)尋找，第二種是通過(guò)串?dāng)_強(qiáng)度分析尋找，兩種方法結(jié)合后可以優(yōu)勢(shì)互補(bǔ)，找出高速PCB板上的關(guān)鍵網(wǎng)絡(luò)，保證了分析的全面性與準(zhǔn)確性。經(jīng)過(guò)驗(yàn)證本組合方法可以有效準(zhǔn)確地查找出關(guān)鍵網(wǎng)絡(luò)。

3 反射串?dāng)_的分析改進(jìn)與驗(yàn)證

在前面一部分內(nèi)容中已經(jīng)找出了關(guān)鍵網(wǎng)絡(luò)，下面以關(guān)鍵網(wǎng)絡(luò)中的LSCLK0為例進(jìn)行反射與串?dāng)_仿真并改進(jìn)。

反射：設(shè)置LSCLK0網(wǎng)絡(luò)源端為133MHz，峰值為3.3V的方波驅(qū)動(dòng)，得到負(fù)載端波形如圖2所示。

圖2 改進(jìn)前反射仿真結(jié)果

從圖2中得出末端SDRAM接收到的信號(hào)正峰值逼近4.6V，負(fù)峰值超過(guò)－1.0V。由HY57V561620B參考手冊(cè)知其所有管腳的限制電壓為－1V～4.6V，顯然網(wǎng)絡(luò)由反射引起的過(guò)沖太大。反射主要是由于網(wǎng)絡(luò)上的阻抗不連續(xù)產(chǎn)生的，包括過(guò)孔、拐角、源端／負(fù)載端阻抗不匹配等［8］。其中尤以源端／負(fù)載端阻抗不匹配影響最大。采用端接技術(shù)［9］抑制反射。端接技術(shù)分為：串聯(lián)端接，簡(jiǎn)單并聯(lián)端接、戴維南并聯(lián)端接、主動(dòng)并聯(lián)端接、RC并聯(lián)端接。不同的方法有不同的優(yōu)勢(shì)和缺點(diǎn)，采用哪種方法看具體情況而定，這里不再贅述。軟件的terminator wizard提示只需在源端串接一個(gè)阻值為55Ω的電阻即可改善性能。串接后仿真圖形如圖3。

圖3所示負(fù)載端信號(hào)波形得到明顯改善，并且串聯(lián)端接方法簡(jiǎn)單，實(shí)行起來(lái)也比較方便。所以這里已經(jīng)不再需要其他的改進(jìn)辦法，包括其他端接方法和對(duì)于過(guò)孔，拐角的改善。

圖3 改進(jìn)后反射仿真結(jié)果

串?dāng)_：LSCLK0負(fù)載端的接收電平要求為（高2V～3.9V）（低－0.3V～0.8V），并且器件的管腳限制電平為－1V～4.6V，從而得出最大的耦合電壓不能超過(guò)700mV。從快速整板仿真結(jié)果可以看出，LNWE對(duì)LSCLK0的串?dāng)_強(qiáng)度最大，達(dá)到了352mV，其次是LNOE也達(dá)到了203mV。雖然兩個(gè)網(wǎng)絡(luò)的干擾值之和為555mV并沒(méi)有超過(guò)閾值，但電磁干擾錯(cuò)綜復(fù)雜，必須為其他未知的干擾留下充足的余量。所以要對(duì)網(wǎng)絡(luò)進(jìn)行改進(jìn)。并且快速分析并不夠準(zhǔn)確，在確定關(guān)鍵網(wǎng)絡(luò)后可以利用交互式串?dāng)_仿真來(lái)進(jìn)行分析。仿真得到波形如圖4。

圖4 改進(jìn)前串?dāng)_仿真結(jié)果

仿真時(shí)軟件自動(dòng)給出超過(guò)設(shè)定耦合閾值150mV的網(wǎng)絡(luò)有三條，分別是LNWE、LNOE、11070276。源端串?dāng)_較小可以不用考慮。負(fù)載端串?dāng)_強(qiáng)度總和過(guò)沖接近于400mV與－400mV，距離700mV的閾值太近，必須加以抑制。一般抑制串?dāng)_的方法有增加兩線間距和在耦合線間加上一條隔離地線。由于加地線的方法操作復(fù)雜，并且耦合網(wǎng)絡(luò)不僅僅是一條，所以要加的地線也不只一條，這里不建議采用。采用改變走線位置的方法，加大受害線與攻擊線的距離，遵循3W原則（即走線間距為走線寬度的三倍）。改進(jìn)后串?dāng)_仿真波形如圖5所示。

圖5 改進(jìn)后串?dāng)_仿真結(jié)果

通過(guò)仿真結(jié)果可知與LSCLK0產(chǎn)生耦合的網(wǎng)絡(luò)為L(zhǎng)NWE，11070276，與改進(jìn)前相比少了一個(gè)網(wǎng)絡(luò)LNOE，因?yàn)楦淖冏呔€位置后LNOE對(duì)LSCLK的耦合已經(jīng)低于設(shè)定的閾值，所以不再是攻擊網(wǎng)絡(luò)。負(fù)載端總耦合強(qiáng)度明顯減弱，上下都只達(dá)到200mV左右，為700mV閾值留下了足夠的余量，符合設(shè)計(jì)要求。

若對(duì)于網(wǎng)絡(luò)LSCLK0的攻擊網(wǎng)絡(luò)過(guò)多，在交互式仿真時(shí)會(huì)耗費(fèi)大量的時(shí)間，所以這時(shí)可以采用詳細(xì)整板仿真的方法［12］。圖6所示為改進(jìn)前的詳細(xì)仿真結(jié)果，其中串?dāng)_強(qiáng)度為432mV和－395mV。改進(jìn)后仿真結(jié)果如圖7所示，串?dāng)_強(qiáng)度下降為287mV，－245mV。

圖6 詳細(xì)整板仿真結(jié)果

圖7 改進(jìn)后詳細(xì)整板仿真結(jié)果

綜上所述，對(duì)某型高速PCB板進(jìn)行信號(hào)完整性分析時(shí)，首先要先確定關(guān)鍵網(wǎng)絡(luò)（采用經(jīng)驗(yàn)，快速仿真結(jié)合組合的辦法）。然后利用交互式辦法對(duì)反射進(jìn)行仿真與改進(jìn)。對(duì)于串?dāng)_可以先采用交互式辦法，若網(wǎng)絡(luò)復(fù)雜可以再采用詳細(xì)整板仿真，分析并改進(jìn)。

4 結(jié)語(yǔ)

本文基于HyperLynx軟件對(duì)S3C2410核心板進(jìn)行了信號(hào)完整性的分析，從反射與串?dāng)_入手說(shuō)明了分析方法與改進(jìn)方法，并對(duì)改進(jìn)前后的仿真結(jié)果做了比較?？偨Y(jié)了對(duì)于任何高速PCB板進(jìn)行信號(hào)完整性分析的一般性方法和步驟。提出了查找關(guān)鍵網(wǎng)絡(luò)的組合方法。但是由于S3C2410核心板的IBIS模型不易獲得，所以采用了Hyper－Lynx軟件提供的通用模型，對(duì)仿真結(jié)果有一定的影響。

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