丁 艷，劉章發(fā)

(北京交通大學電子信息工程學院，北京100044)

1 引言

SRAM靜態(tài)隨機存儲器是目前如平板電腦、智能手機等擁有廣泛用戶群的便攜產(chǎn)品的重要組成部分。隨著便攜產(chǎn)品的迅猛發(fā)展，人們對電池的續(xù)航能力要求也越來越高。為了提高電池的續(xù)航能力，低電壓低功耗的設計需求越來越迫切。隨著供電電壓的降低，SRAM的穩(wěn)定性變的更差［1］。尤其是在納米工藝下，芯片面積日益縮減［2］，嚴重降低了靜態(tài)噪聲容限SNM和寫容限WM，從而進一步制約著SRAM 存儲單元的穩(wěn)定性［3－4］。

以前的研究主要集中在性能上穩(wěn)定和較完善的6T結(jié)構(gòu)SRAM存儲單元，如圖1所示。隨著高密高穩(wěn)定性存儲單元的需求日益迫切，8T結(jié)構(gòu) SRAM存儲單元受到了廣泛關(guān)注，如圖2所示，該種結(jié)構(gòu)比傳統(tǒng)的6T單元具有低壓下更高的穩(wěn)定性［5－6］，尤其是對SNM和WM的改善。SNM和WM是表征SRAM存儲單元穩(wěn)定性的關(guān)鍵參數(shù)，也是SRAM設計的重要性能指標。雖然8T存儲單元相比6T存儲單元具備更好的穩(wěn)定性，但是面積偏大這一劣勢限制了其廣泛應用。如何保證高穩(wěn)定性的同時又能控制8T結(jié)構(gòu)存儲單元的芯片面積一直是研究的熱點。

圖1 6TSRAM 存儲單元結(jié)構(gòu)示意圖

圖2 8T SRAM存儲單元結(jié)構(gòu)示意圖

通過詳細分析8T結(jié)構(gòu)存儲單元的SNM和WM，尋求彌補8T存儲單元相比6T面積過大的辦法。

2 理論分析

影響SRAM存儲結(jié)構(gòu)單元性能的指標主要有讀寫穩(wěn)定性、讀電流以及面積成本等。

8T結(jié)構(gòu)存儲單元如圖2所示，有兩條字線和三條位線，其讀寫端口分開，讀和寫操作分別通過字線和位線進行數(shù)據(jù)的讀取和寫入，可以對讀和寫性能分別進行優(yōu)化。其讀和寫操作的工作過程分別為:

寫操作:與6T的寫操作一樣。當寫字線(WWL)使能時，數(shù)據(jù)分別通過兩個選通管M5、M6將位線(WBL和WBLX)上的數(shù)據(jù)寫進存儲單元。此時，讀字線(RWL)處于無效狀態(tài)，即讀寫分開。

讀操作:當讀字線(RWL)使能時，寫字線(WWL)處于無效狀態(tài)，存儲單元的數(shù)據(jù)通過M7和M8管讀出數(shù)據(jù)到讀位線上(RBL)。

2.1 讀寫穩(wěn)定性分析

SRAM的讀寫穩(wěn)定性主要通過靜態(tài)噪聲容限SNM和寫容限WM來分析。

SRAM存儲單元的靜態(tài)噪聲容限SNM，是指存儲單元受噪聲的影響能夠發(fā)生翻轉(zhuǎn)的最小直流電壓，反映了電路對噪聲的耐受程度，

以6T存儲單元為例，比較經(jīng)典的SNM分析方法［7］，如圖 3 所示。

圖3 SNM分析模型

6T存儲單元除了選通管外的結(jié)構(gòu)可以認為是兩個反相器組成的一個鎖存器。Vn是指靜態(tài)噪聲源。鎖存器的SNM就是指在使得鎖存器發(fā)生狀態(tài)翻轉(zhuǎn)之前的最大Vn。

假設圖4中A點存邏輯1，B點存邏輯0，當進行讀操作時，M1和M6工作在飽和區(qū)，M2和M3工作在線性區(qū)，M4管和M5管工作在亞閾值區(qū)，近似截止。

圖4 SNM具體分析

根據(jù)基爾霍夫電流定律

以及基爾霍夫電壓定律

整理可得:

上式(3)未曾考慮NMOS和PMOS閾值電壓的不同，以及默認所有輸入電壓均為VDD。在實際操作中NMOS和PMOS的閾值電壓是不同的，必須分開考慮。靜態(tài)噪聲容限SNM受到供電電壓VDD、器件尺寸的比值因子CR以及MOS管的閾值電壓影響。供電電壓VDD的變化對SNM的影響受制于CR值的影響，跟據(jù)CR值的不同，變化也不同;如果CR值比較大，則VDD與SNM是正比例關(guān)系。SNM是受制于CR比值因子的影響，不會因為某一管子寬長比的改進而改善穩(wěn)定性，選取較大的CR值是改善SNM的有效途徑。同時SNM與閾值電壓的變化也是成正比例關(guān)系，溫度與閾值電壓成反比例關(guān)系，因此在低溫條件下SNM會更好一些。

寫容限是指能夠?qū)懭氪鎯卧淖畲箅妷褐担溆绊懸蛩匾餐瑯邮苋矫娴挠绊?，即VDD、閾值電壓以及器件寬長比因子PR(公式5所示)的影響［8］。

在通常設計中，如果工藝和仿真環(huán)境一定的情況下，SNM主要通過參數(shù)CR來調(diào)節(jié)，CR越大，SNM值會越大。WM主要通過參數(shù)PR來調(diào)節(jié)，PR越小，WM值越大。

另一方面，器件尺寸由于受到SNM和WM兩方面的影響，同時考慮穩(wěn)定性和面積兩方面的改善，W/L比值即PD:PG:PU三者之間比值會最終達到一個平衡值［7］。如果在該種情況下，仍要提高穩(wěn)定性或者改善面積，就需要考慮其他的影響因素。其中最為重要的是考慮噪聲的來源，如位線電壓對穩(wěn)定性的影響。

2.2 位線電壓—預充電電壓對穩(wěn)定性的影響

位線電壓，即位線的預充電電壓。通常情況下，該電壓會被預充電到供電電壓VDD，尤其是對6T存儲單元結(jié)構(gòu);如果該電壓下降，則BL上的讀電流會相應的下降，對SRAM的速度會造成影響。為了避免降低讀電流，位線電壓需要預充到高電平。對于8T存儲單元結(jié)構(gòu)，讀寫操作分開，調(diào)節(jié)寫位線上的電壓對讀電流造成的影響微乎其微，這在后邊的仿真可以驗證。因此，可以通過這一因素來進一步提升穩(wěn)定性。

首先，通過對SNM進行分析可知，如果降低位線上的電壓，則會使得B點的電壓處于弱電位狀態(tài)，反相器發(fā)生翻轉(zhuǎn)變得困難，從而提高了噪聲的耐受能力。

翻轉(zhuǎn)電壓如下:

位線預充電電壓降低，圖2中8T存儲單元內(nèi)部存儲點的電位會處于弱電位，使得寫能力受到一定影響，根據(jù)PMOS管的上拉特性和NMOS管下拉特性，A和B點電位最終會處于一個平衡狀態(tài)，不會造成太大的影響。

大多數(shù)的研究都僅僅是提及預充電至高電平，即供電電壓VDD。這主要是因為大多數(shù)的研究設計采用6T存儲單元結(jié)構(gòu)。根據(jù)工作在飽和區(qū)(VDS5＞VDD－VTN)的MOS管的源漏電流公式Idsat=可知，降低位線電壓，會減小讀電流。因此，為了保證讀電流不會被降低，從而降低芯片的讀取速度，都采取對位線預充到供電電壓VDD。但是如果考慮到8T存儲單元結(jié)構(gòu)讀寫端口分開的特點，降低位線的預充電壓值不會降低讀電流，因此采取調(diào)節(jié)預充電電壓的方案是可行的。

2.3 預充電單元基本結(jié)構(gòu)

6T存儲單元結(jié)構(gòu)的SRAM的預充電單元結(jié)構(gòu)是利用三個PMOS管柵極相連構(gòu)成的，如圖5所示。

圖5 6T存儲單元結(jié)構(gòu)預充電單元電路圖

該預充電結(jié)構(gòu)的P1管和P2管分別對兩條位線BL預充電，而P0管則是一個均衡管。目的是保證兩條位線BL預充電壓的一致，防止SA(靈敏放大器模塊)讀取BL電壓差時發(fā)生誤差，導致錯誤的操作，造成讀失敗。

8T存儲結(jié)構(gòu)的SRAM的預充電結(jié)構(gòu)因為有兩條寫位線和一條讀位線，且寫位線預充電電壓值不需要精確的保持一致，所以分別只需要一個PMOS管即可。如果考慮到前邊分析的預充電電壓大約降了一個閾值電壓值的大小，可以考慮使用NMOS管代替PMOS管來實現(xiàn)預充電的功能。

2.4 讀電流

典型的6T結(jié)構(gòu)存儲單元，讀電流是指流過位線BL上的飽和電流Id，即

該種結(jié)構(gòu)的讀電流受位線電壓、供電電壓、晶體管寬長比以及閾值電壓等因素的影響。讀電流主要制約SRAM的讀取速度，所以，如果要保證芯片的讀取速度就不可以降低存儲單元的讀電流。

8T結(jié)構(gòu)的存儲單元相比6T結(jié)構(gòu)存儲單元，讀電流是改善性能的關(guān)鍵因素。由于讀寫端口分開，寫端口的寫位線電壓的變化不會對讀電流造成影響，從而保證了利用寫位線電壓的變化改善SNM的方法，不會影響芯片的高速性能。

2.5 面積因素

從面積方面來看，就預充電單元而言，8T存儲單元相對6T存儲單元并未造成面積上的過多浪費。整體而言，為了保證穩(wěn)定性性能指標與6T一致，甚至更好，不可避免的造成了部分面積的損失。但是，相比6T單元的面積而言，面積并未造成很大的浪費。因此，面積的劣勢在此得到了很好的控制。

建立一個簡易模型(如公式5所示)，理論上簡略計算一個晶體管的面積:

其中，W0是指單個管子的有效柵寬，ΔW是指管子的柵與有源區(qū)的最小約束，W1指估算的單個晶體管占用空間的總有效寬;同理可得L1為晶體管占用空間的總有效長。Sarea是指單個晶體管的估算面積。

通過該種計算面積的簡略模型分析，可以大體上估計芯片面積的變化。

根據(jù)該種模型的計算可知，雖然8T存儲結(jié)構(gòu)多了兩個NMOS管，但是由于整體晶體管的寬長減小，再通過折衷提升的部分SNM值，縮減晶體管的尺寸，可以進一步減小晶體管的尺寸，因此面積上相比6T不會造成很大的浪費。

3 仿真結(jié)果驗證分析

采用SMIC 40nm工藝技術(shù)搭建電路環(huán)境，使用Cadence公司的spectre仿真器對電路分析進行仿真驗證分析。

對8T存儲單元結(jié)構(gòu)電路，調(diào)節(jié)MOS管的尺寸，W/L 大致的比值為:PD∶PG∶PU=1.1∶1.9∶2.6，而讀端口的兩個MOS管的尺寸一致，其中柵長L尺寸選取logic model(器件參數(shù)庫)下的最小尺寸，柵寬W選取為最小尺寸的兩倍。通過調(diào)節(jié)預充電電壓，提高穩(wěn)定性性能指標，改善穩(wěn)定性，進而可以通過折衷這一部分性能來進行尺寸的縮減，達到改善面積的目的。

仿真測試也是通過對SNM、WM和讀電流Iread三方面的性能指標來驗證。

3.1 SNM

SNM的測試電路是根據(jù)圖4的電路結(jié)構(gòu)來進行的。通過變化噪聲源電壓值，使得存儲單元的狀態(tài)發(fā)生翻轉(zhuǎn)，此時測得的最大噪聲源電壓值即是SNM。通過瞬態(tài)仿真和直流仿真可以得到以下數(shù)據(jù)。

首先需要通過測試得到適合的預充電電壓值，即預充電到多少時，SNM最大且比較穩(wěn)定。

如圖6所示，是預充電電壓和SNM之間的關(guān)系，橫坐標表示預充電電壓，縱坐標表示SNM。測試環(huán)境PVT(工藝、電壓和溫度)是:工藝corner為FNSP，供電電壓 VDD=1.1V，溫度為 125°，即選取了相對SNM而言較差的工藝。預充電電壓的范圍是從1.1V到0.55V。通過瞬態(tài)仿真測出SNM值進行比較得出該圖。

圖6 靜態(tài)噪聲容限與預充電電壓間的關(guān)系

分析圖6的仿真結(jié)果可知，當位線上的電壓預充電降到0.7V時，靜態(tài)噪聲容限有明顯提升。相比預充電電壓 =VDD=1.1V的 SNM值，提升了10%左右。

MOS管的閾值電壓大約在0.4V左右，VDDVth在0.7V左右。

圖7是外界因素如溫度對SNM的影響。由該圖可以看出，隨著溫度由零下40°逐漸升高至125°，噪聲容限逐漸變小。從圖7可以更加驗證預充電電壓的變化范圍對SNM的影響。因此，若預充電電壓調(diào)節(jié)到0.7V時，即下降大約為一個閾值電壓時，SNM會比較穩(wěn)定。

圖7 溫度對靜態(tài)噪聲容限的影響趨勢圖

3.2 WM

寫容限的仿真方法，同樣是使用spectre工具來測量。首先掃描位線BL上電壓的線性變化，直到存儲單元的原狀態(tài)發(fā)生翻轉(zhuǎn)的最大電壓，即為寫容限WM。具體的測試結(jié)果如圖8所示。

圖8表示的是預充電電壓對WM的影響。橫坐標表示預充電電壓，縱坐標表示W(wǎng)M。從該圖可以看出，隨著預充電電壓的降低，WM變化很小。而且隨溫度的變化影響也不大。因此調(diào)節(jié)寫位線的預充電電壓基本不會影響WM，是可取的。

圖8 預充電電壓對WM的影響趨勢圖

綜上論述可知，降低寫位線的預充電電壓提升了靜態(tài)噪聲容限，而且不會對寫性能造成太大的損失。

3.3 讀電流

讀電流，即存儲單元位線上流過的電流。測試時，可以通過測試NMOS管(M8)的源漏電流來得到。由于讀寫端口分開，調(diào)節(jié)寫位線的預充電電壓對讀電流不會造成影響。通過仿真測試可知，結(jié)果幾乎未發(fā)生變化。改善寫位線電壓確實沒有減小8T存儲單元的讀電流，從而保證了芯片的高速性能。

3.4 面積

通過版圖以及仿真測試可知，如果保證讀電流和SNMWM的值與參考的6T結(jié)構(gòu)存儲單元的性能指標接近的話，面積損失不大。如果將讀電流提升75%，則面積損失約15%。因此，即使是在保證高性能的同時，也可以很好的控制芯片的面積，避免成本過多浪費。

綜上所述可得，分別在最差的仿真條件下得到SNM的最小值(FFcorner，125°)和 WM 的最小值(SSCorner，－40°)(見表1)。在降低預充電電壓約一個閾值電壓的設計時，為了滿足高速的要求，以犧牲部分面積來提升讀電流。如果犧牲10%左右的面積，讀電流可以提升2倍左右(即pre_8T－SRAM的讀電流)。8T結(jié)構(gòu)存儲單元性能指標和6T結(jié)構(gòu)存儲性能指標的相關(guān)數(shù)據(jù)，如表1所示。

表1 穩(wěn)定性性能指標

表1中，6T－SRAM是6T結(jié)構(gòu)的SRAM，作為參考結(jié)構(gòu)。8T－SRAM是提升穩(wěn)定性同時控制面積的8T結(jié)構(gòu) SRAM。pre_8T－SRAM是指在8TSRAM的基礎上其預充電電壓降低一個閾值電壓Vth時的SRAM。

通過數(shù)據(jù)可知，SNM的值比較差，是影響穩(wěn)定性的關(guān)鍵因素，而WM的值偏大，因此考慮犧牲部分WM來提升穩(wěn)定性是可取的。同樣，如果考慮犧牲部分面積則可以換來更快的速度。

4 結(jié)束語

8T存儲單元結(jié)構(gòu)的SRAM，性能更加優(yōu)化。不僅可以通過調(diào)節(jié)器件的尺寸取得高穩(wěn)定性，還可以在此基礎上調(diào)節(jié)寫位線電壓即預充電電壓，進一步提升穩(wěn)定性。以SMIC 40nm工藝為例可以提高10%左右，甚至更高。如果考慮以改進的穩(wěn)定性折衷為減小器件尺寸，則可以在一定程度上改善原有設計面積過大的問題。因此調(diào)節(jié)預充電電壓帶來的優(yōu)勢值得被考慮，并可被應用到具體的設計之中。

［1］Pilo H，Arsovski I，Batson K，Braceras G，et al.A 64Mb SRAM in 32nm High－k Metal－Gate SOI Technology with 0.7V Operation Enabled by Stability，Write－ Ability and Read － Ability Enhancements［J］.IEEE Conference Publications，2011(2):254 －256.

［2］T Suzuki，S Moriwaki，A Kawasumi，et al.0.5 － V，150 －MHz，Bulk－CMOS SRAM with Suspended Bit－Line Read Scheme［J］.IEEE Conference Publications，Sep.2010:354－357.

［3］Krishnan A.T，Reddy V，Aldrich D，et al.SRAM Cell Static Noise Margin and VMIN Sensitivity to Transistor Degradation［J］.IEEE Conference Publications，2006:1－4.

［4］Ming－Long Fan，Yu － Sheng Wu.Investigation of Cell Stability and Write Ability of FinFET Subthreshold SRAM Using Analytical SNM Model［J］.IEEE Transactions On Electron Devices，2010，57(6):1375 －1381.

［5］RKapre，K Shakeri.SRAM Variability and Supply Voltage Scaling Challenges［J］.IEEE Conference Publications，2007:23－28.

［6］Hiroyuki Yamauchi.Embedded SRAM Circuit Design Technologies for a 45nm and beyond［J］.IEEE Conference Publications，2007:1028 －1033.

［7］E Seevinck，F(xiàn) J List，J Lohstroh.Static － noise margin analysis of MOS SRAM cells［J］.IEEE J.Solid State Circuits，Oct.1987，SSC －22(5):748 －754.

［8］Jiajing Wang，Satyanand Nalam.Analyzing Static and Dynamic Write Margin for Nanometer SRAMs［J］.IEEE Conference Publications，2008 ACM/IEEE International Symposium:129－133.