王春雷，張學(xué)成

（1.海軍駐南京924廠軍事代表室，南京 211100；2.船舶重工集團公司723所，揚州 225001）

0 引 言

瞬時測頻（IFM）接收機從20世紀(jì)50年代研究發(fā)展至今，作為一項成熟的技術(shù)，以其自身的優(yōu)點已經(jīng)在各類電子戰(zhàn)系統(tǒng)中得到了廣泛的應(yīng)用。為滿足機載電子戰(zhàn)系統(tǒng)對體積、重量等要求的不斷提升，瞬時測頻接收機的小型化設(shè)計變得更為重要。微波鑒相器和測頻編碼板作為瞬時測頻接收機的重要組成部分，其大小直接影響瞬時測頻接收機的體積。本文介紹了一種基于三路輸出寬頻鑒相器的測頻編碼板設(shè)計，進一步實現(xiàn)了瞬時測頻接收機的小型化。

1 工作原理

實現(xiàn)瞬時測頻有幾種技術(shù)途徑，只要能瞬時（單脈沖）給出輸入射頻（RF）信號的數(shù)字頻率代碼，均可稱為數(shù)字瞬時測頻。數(shù)字式多通道延遲線鑒頻體制的瞬時測頻技術(shù)是建立在相位干涉原理之上，所采用的自相關(guān)技術(shù)是波的干涉原理的一種具體應(yīng)用。

新式寬頻鑒相器原理圖如圖1所示［1］。

圖1 寬頻鑒相器原理圖

經(jīng)過平方律檢波后輸出視頻信號為［2］：

式中：φ為經(jīng)延遲線后2路信號相位差；τ為延遲線長度。

由式（1）、（2）、（3）可以看出，新式相關(guān)器3路輸出信號分別為2路正弦信號和1路余弦信號，根據(jù)3路信號關(guān)系解算出相位差φ，進而可以計算出信號頻率f。

2 編碼電路設(shè)計

2.1 編碼電路組成

測頻接收機采用4路鑒相器設(shè)計，12路檢波器輸出視頻信號進入編碼板的兩級視頻放大電路進行放大，經(jīng)放大后的信號送入模數(shù)轉(zhuǎn)換（A／D）采樣芯片，將信號幅度量化，量化碼送入FPGA進行鎖存、移相、編碼，最終將頻率碼解算出來。編碼板原理框圖如圖2所示。

圖2 編碼板原理框圖

2.2 硬件設(shè)計

（1）視頻放大電路

檢波器輸出信號幅度只有50 m V左右，不方便后端處理，需要對檢波信號進行視頻放大。放大芯片采用TI公司的THS3001，提供3 d B帶寬、420 MHz、6 500 V／μs轉(zhuǎn)換速率，保證了很好的上升沿。設(shè)計采用了兩級通視放電路，通過調(diào)節(jié)電阻比來改變增益，為后端A／D采樣提供了很好的信號質(zhì)量。

（2）A／D采樣電路

A／D采樣電路主要是對前端放大電路輸出的視頻信號進行采樣，將幅度碼送入FPGA進行處理。芯片選用TI公司的TLC5540，采樣速率40 MHz，8位采樣，低功耗85 m W ，＋5 V單電源供電。參考電壓采用MAXIM公司的高精度、低功耗電壓參考芯片 MAX6166AESE，電壓精度可達±2 m V。

（3）FPGA編碼電路

FPGA模塊作為核心模塊，接收來自12路A／D芯片的采樣數(shù)據(jù)，對各個通道數(shù)據(jù)進行處理，解算出正弦、余弦波形后進行移相，生成格雷碼后進行編碼，最終計算出信號頻率。芯片選擇Altera公司的EP3C80F484I7，包含81 264個邏輯單元、2 810 880 bit的隨機存儲器（RAM）、4個鎖相環(huán)，豐富的邏輯資源為大量的計算、處理、仿真提供了保證。加載芯片選用串行加載芯片EPCS64。

（4）單片機（MCU）控制校碼電路

在不同溫度下，器件和延遲線的變化會引起頻率誤差變化，控制校碼電路主要是對測頻接收機在不同溫度下對測頻誤差進行校正，保證測頻精度，以及工作參數(shù)的設(shè)置。MCU選用Atmel公司的8位單片機At89S8253ARU，具有12 k Byte的片內(nèi)閃爍存儲器（FLASH）、256×8 bit的內(nèi)部 RAM 、2 k Byte的電可擦除可編程只讀存儲器（EEPROM），很低的功耗，保證了程序的運行空間和參數(shù)的存儲，32位輸入／輸出（I／O）接口滿足對外連接的需要。

2.3 軟件設(shè)計

A／D采樣數(shù)據(jù)進入FPGA后首先進行門限比較，選擇次精通道作為門限通道，將其采樣數(shù)據(jù)與設(shè)置門限進行比較，當(dāng)超過門限幅度時，產(chǎn)生過門限脈沖（此脈沖也可做保寬脈沖使用），并將此時的12路A／D數(shù)據(jù)進行鎖存。由于前端視頻放大后的脈沖信號沿有一定波動，可根據(jù)實際情況延遲一定時間進行鎖存。根據(jù)上面式（1）、（2）、（3）中sin與cos的幅度對應(yīng)關(guān)系，進行去直流分量處理，計算出±sin、±cos。對此信號進行數(shù)字移相處理，精通道5.625°間隔移相，其它通道25°間隔移相。將移相數(shù)據(jù)進行處理產(chǎn)生精通道32位格雷碼，其它通道8位格雷碼，對格雷碼進行編碼計算，解算出信號頻率。受鑒相器精度、采樣信號幅度誤差以及溫度對電纜的影響使測頻產(chǎn)生一定誤差，設(shè)計引入了MCU校正碼，針對上述情況進行頻率校正，在一定程度上提高了測頻精度。軟件流程圖如圖3所示。

圖3 軟件設(shè)計流程圖

2.4 結(jié)果仿真

信號源輸入頻率8 GHz，功率10 dBm，脈寬1μs信號，用Signal Tap II Logic Analyzer實時觀測結(jié)果如圖4所示。

圖4 測試結(jié)果仿真圖

由圖4可以看出，對3路輸出寬頻鑒相器采用此種編碼電路設(shè)計，可以正確解算出信號頻率。

3 結(jié)束語

設(shè)計完成的電路板尺寸為95 mm×68 mm。此測頻電路將移相編碼等工作放在FPGA內(nèi)進行處理，與目前編碼板采用的硬件電路移相相比，進一步縮減了編碼電路板的面積，滿足了測頻接收機小型化的要求。隨著所選用A／D芯片采樣速度與FPGA工作時鐘的提升，采用此種編碼的測頻電路所需的測頻時間將比目前使用的瞬時測頻的測頻時間更短，可以更好地滿足系統(tǒng)對測頻實時性的要求，應(yīng)用前景廣闊。

［1］何志權(quán).一種寬頻帶鑒相器的研究［J］.艦船電子對抗，2012（4）：61－62.

［2］林象平.雷達對抗原理［M］.西安：西北電訊工程學(xué)院，1986.