摘要：本文分析了DDS與PLL的工作原理和基本結(jié)構(gòu)，提出以DDS直接激勵PLL的頻率合成方法，給出了DDS模塊、PLL模塊和控制單元模塊的硬件選擇和具體電路設(shè)計方法。通過在EDA軟件環(huán)境下進行設(shè)計及仿真，最終利用EPM570T100C、AD9910、ADF4113和ROS-1250W等芯片完成了跳頻信號源硬件電路設(shè)計。經(jīng)測試分析，DDS+PLL的頻率合成器可輸出840～960MHz、頻率分辨力小于1Hz的頻率信號，適用于高速跳頻通信系統(tǒng)。

關(guān)鍵詞：DDS PLL CPLD 濾波器

中圖分類號：TP393文獻標(biāo)識碼：A文章編號：1674-098X（2012）08（c）-0006-02