張 丹,董雷剛,祝裕璞,張 華,程書偉,王冬星

(大慶師范學(xué)院 計(jì)算機(jī)科學(xué)與信息技術(shù)學(xué)院，黑龍江 大慶 163712)

0 引言

隨著半導(dǎo)體技術(shù)的高速發(fā)展，集成電路的規(guī)模不斷增大，以及大規(guī)模可編程邏輯器件的出現(xiàn)，使得整個(gè)系統(tǒng)集成在單個(gè)芯片上并實(shí)現(xiàn)在系統(tǒng)可編程成為可能，這就是片上可編程系統(tǒng)SOPC(System on a Programmable Chip)。它支持并行SOPC技術(shù)具有靈活的設(shè)計(jì)方式:可裁減、可擴(kuò)充、可升級(jí),并具有軟硬件在系統(tǒng)可編程的功能。

基于 FPGA(Field-Programmable Gate Array，即現(xiàn)場(chǎng)可編程門陣列)的片上可編程系統(tǒng)SOPC 設(shè)計(jì)近年來(lái)在半導(dǎo)體領(lǐng)域中呈現(xiàn)出高速增長(zhǎng)態(tài)勢(shì)，成為系統(tǒng)級(jí)設(shè)計(jì)者的首選，但是隨著系統(tǒng)規(guī)模的不斷增大，使得整個(gè)系統(tǒng)的設(shè)計(jì)變得非常困難，系統(tǒng)開發(fā)周期越來(lái)越長(zhǎng)，而現(xiàn)今的嵌入式電子產(chǎn)品對(duì)系統(tǒng)的開發(fā)周期是非常敏感的，因此快速、高效的設(shè)計(jì)方法是一個(gè)值得探討和研究的問(wèn)題。對(duì)于嵌入式系統(tǒng)設(shè)計(jì)中存在的這些問(wèn)題，研究者提出了一種軟硬件協(xié)同設(shè)計(jì)的新方法。

SOPC系統(tǒng)是軟件和硬件的綜合體，系統(tǒng)中許多功能模塊既可以由硬件來(lái)完成，也可以由軟件來(lái)實(shí)現(xiàn)。硬件實(shí)現(xiàn)的特點(diǎn)是性能高、速度快，但是成本較高、靈活性差；而軟件實(shí)現(xiàn)的特點(diǎn)是靈活性好、成本較低，但是性能差。因此，設(shè)計(jì)實(shí)現(xiàn)過(guò)程中如何兼顧系統(tǒng)的功能和性能(如功耗、成本、面積等)需求，使它們達(dá)到一種最優(yōu)組合，這正是軟硬件協(xié)同設(shè)計(jì)方法所要解決的主要問(wèn)題[1]。

1 傳統(tǒng)電子設(shè)計(jì)方法

目前，國(guó)內(nèi)外的企業(yè)普遍采用的是傳統(tǒng)的嵌入式系統(tǒng)設(shè)計(jì)方法。這種方法的步驟是首先對(duì)系統(tǒng)的需求描述進(jìn)行定義，然后進(jìn)行系統(tǒng)的軟硬件劃分，劃分好以后就開始分別進(jìn)行硬件和軟件的設(shè)計(jì)，如果硬件和軟件設(shè)計(jì)中發(fā)現(xiàn)錯(cuò)誤將直接返回到軟硬件的劃分。傳統(tǒng)的嵌入式系統(tǒng)設(shè)計(jì)流程如圖1所示。

圖1 傳統(tǒng)的嵌入式系統(tǒng)設(shè)計(jì)流程

這種方法的缺點(diǎn)如下：

1)系統(tǒng)的軟件設(shè)計(jì)和硬件設(shè)計(jì)的并行性低，設(shè)計(jì)周期較長(zhǎng)。這種設(shè)計(jì)流程采用先對(duì)硬件進(jìn)行設(shè)計(jì)，然后是軟件設(shè)計(jì)。即硬件設(shè)計(jì)好之后，在此硬件基礎(chǔ)之上進(jìn)行軟件設(shè)計(jì)。此串行化的設(shè)計(jì)方法當(dāng)硬件設(shè)計(jì)完成再進(jìn)行軟件的調(diào)試時(shí)，如果發(fā)現(xiàn)硬件設(shè)計(jì)出現(xiàn)錯(cuò)誤，糾正錯(cuò)誤就要付出高昂的人力、物力代價(jià)。不能對(duì)系統(tǒng)的軟硬件進(jìn)行協(xié)同驗(yàn)證，導(dǎo)致了設(shè)計(jì)重復(fù)性工作的次數(shù)大幅度增多，加大了設(shè)計(jì)成本。

2)系統(tǒng)設(shè)計(jì)層次低，系統(tǒng)級(jí)設(shè)計(jì)依賴于手工，設(shè)計(jì)的大規(guī)模超出了設(shè)計(jì)人員的能力，系統(tǒng)的軟硬件的開發(fā)流程缺少溝通與協(xié)調(diào)，導(dǎo)致設(shè)計(jì)效率的降低。

3)對(duì)于定制的嵌入式處理器不支持，嵌入式處理器為固定的模塊，不支持設(shè)計(jì)的可重用。

2 軟硬件協(xié)同設(shè)計(jì)方法的特點(diǎn)

因?yàn)閭鹘y(tǒng)的嵌入式系統(tǒng)設(shè)計(jì)方法的這些缺點(diǎn)，人們開始探索新的設(shè)計(jì)方法來(lái)適應(yīng)高速發(fā)展的嵌入式系統(tǒng)，這種方法就是軟硬件協(xié)同設(shè)計(jì)方法。它早在1993年就已經(jīng)成為嵌入式系統(tǒng)中系統(tǒng)級(jí)設(shè)計(jì)領(lǐng)域的研究方向和熱點(diǎn)。

軟硬件協(xié)同設(shè)計(jì)方法的特點(diǎn)如下[2-3]：

1)軟硬件協(xié)同設(shè)計(jì)技術(shù)采用并行設(shè)計(jì)和協(xié)同設(shè)計(jì)的思想，使得設(shè)計(jì)開發(fā)周期縮短，設(shè)計(jì)效率大大提高。

2)軟硬件協(xié)同設(shè)計(jì)采用了統(tǒng)一工具和表示方法，對(duì)軟硬件合理進(jìn)行劃分，合理分配系統(tǒng)功能，對(duì)成本、性能、功耗等各個(gè)方面進(jìn)行權(quán)衡，盡可能得到最優(yōu)化的設(shè)計(jì)。

3)軟硬件協(xié)同設(shè)計(jì)采用軟硬件協(xié)同仿真的方法，對(duì)整個(gè)系統(tǒng)進(jìn)行全局的設(shè)計(jì)驗(yàn)證。

軟硬件協(xié)同設(shè)計(jì)對(duì)于設(shè)計(jì)的抽象層次有了很大的提高，而且拓寬了設(shè)計(jì)的覆蓋范圍，它可以使嵌入式系統(tǒng)的設(shè)計(jì)效率更高，速度更快。軟硬件協(xié)同設(shè)計(jì)是一種新的設(shè)計(jì)方法和思想，它不僅僅是一種設(shè)計(jì)技術(shù)，它是要把軟件和硬件的設(shè)計(jì)聯(lián)系起來(lái)，以免這兩部分設(shè)計(jì)過(guò)早的獨(dú)立起來(lái)。軟硬件協(xié)同設(shè)計(jì)技術(shù)現(xiàn)在正處于發(fā)展階段，有很多理論還不成熟，然而這種技術(shù)極大地提高了嵌入式系統(tǒng)的設(shè)計(jì)效率，有很大的研究?jī)r(jià)值和社會(huì)意義。

3 軟硬件協(xié)同設(shè)計(jì)的開發(fā)流程

嵌入式系統(tǒng)設(shè)計(jì)的主要任務(wù)包括：系統(tǒng)任務(wù)描述，系統(tǒng)建模，用來(lái)實(shí)現(xiàn)系統(tǒng)的功能需求；對(duì)系統(tǒng)進(jìn)行適當(dāng)?shù)能浻布澐?，用以滿足性能要求、降低成本和功耗；系統(tǒng)的協(xié)同綜合和對(duì)系統(tǒng)實(shí)現(xiàn)及規(guī)范性進(jìn)行仿真。軟硬件協(xié)同設(shè)計(jì)的目的是使系統(tǒng)的各影響因素之間可以相互協(xié)調(diào)地完成系統(tǒng)功能。軟硬件協(xié)同設(shè)計(jì)基本流程如圖 2 所示。

3.1 系統(tǒng)任務(wù)描述

要想設(shè)計(jì)一個(gè)SOPC系統(tǒng)，第一步是要明確系統(tǒng)的需求，也就是系統(tǒng)的性能和要實(shí)現(xiàn)的功能，接下來(lái)是對(duì)系統(tǒng)進(jìn)行建模。SOPC系統(tǒng)的模型主要有有限狀態(tài)機(jī)模型、數(shù)據(jù)流圖模型、任務(wù)流圖模型、離散事件模型、Petri網(wǎng)模型等。建立一個(gè)對(duì)軟硬件通用的系統(tǒng)功能描述方法，來(lái)解決系統(tǒng)的統(tǒng)一描述問(wèn)題，目前通常情況下是采用系統(tǒng)描述語(yǔ)言的方式。這樣在軟硬件劃分后，才能編譯并映射成硬件描述語(yǔ)言和軟件實(shí)現(xiàn)語(yǔ)言，為系統(tǒng)的軟硬件協(xié)同工作提供有力的保證。

圖2 嵌入式系統(tǒng)軟硬件協(xié)同設(shè)計(jì)基本流程

3.2 系統(tǒng)軟硬件劃分

在傳統(tǒng)的嵌入式設(shè)計(jì)方法中，軟件和硬件的開發(fā)過(guò)程是割裂開的，它們之間缺乏溝通。這樣就使得系統(tǒng)的設(shè)計(jì)效率很低。針對(duì)這一缺點(diǎn)，提出軟硬件協(xié)同設(shè)計(jì)的方法，這種方法中軟硬件系統(tǒng)的劃分是軟硬件協(xié)同設(shè)計(jì)中關(guān)鍵的步驟之一。系統(tǒng)中硬件實(shí)現(xiàn)部分對(duì)系統(tǒng)的性能有決定作用，通常硬件實(shí)現(xiàn)部分速度較快，但是成本控制在這部分也起著決定性的作用。系統(tǒng)中軟件實(shí)現(xiàn)部分通常具有很大的靈活性，決定著系統(tǒng)配置的靈活性，但是要占用一定的FPGA邏輯單元和耗費(fèi)一定的時(shí)間。如表1所示。表1指出了系統(tǒng)是由硬件實(shí)現(xiàn)還是軟件實(shí)現(xiàn)對(duì)芯片面積、功耗、性能和人力與時(shí)間資源需求的影響，合理的軟硬件協(xié)同設(shè)計(jì)方案，對(duì)嵌入式系統(tǒng)的設(shè)計(jì)有很重要的作用。軟硬件的合理劃分，在滿足系統(tǒng)功能的基礎(chǔ)上，能夠充分發(fā)揮硬件處理的快速和軟件控制靈活的特點(diǎn)。

表1 軟硬件設(shè)計(jì)對(duì)系統(tǒng)的影響因素

軟硬件劃分的結(jié)果追求的是提高系統(tǒng)運(yùn)行速度、減小面積、降低成本、減少功耗。但軟硬件劃分通常是一個(gè)傳統(tǒng)的難題，由于劃分問(wèn)題本身就具有很大的難度，而且SOPC具有巨大的搜索空間，所以情況更加嚴(yán)峻?，F(xiàn)如今自動(dòng)劃分算法仍然不能取代有經(jīng)驗(yàn)的設(shè)計(jì)者。劃分的方法基本上從兩個(gè)方面入手:一是面向軟件，從軟件到硬件要求滿足時(shí)序的特點(diǎn); 二是面向硬件，從硬件到軟件要求降低成本。在進(jìn)行劃分時(shí)，要考慮整個(gè)目標(biāo)系統(tǒng)的體系結(jié)構(gòu)、粒度、軟硬件實(shí)現(xiàn)的成本等各個(gè)因素。劃分完成后，產(chǎn)生軟硬件系統(tǒng)的分割的界面，提供給軟硬件進(jìn)行溝通、驗(yàn)證和測(cè)試使用。常用的軟硬件協(xié)同劃分算法有模擬退火算法、遺傳算法等。遺傳算法和模擬退火算法的互補(bǔ)性比較好，將這兩種算法相結(jié)合而形成的遺傳退火算法將繼承這兩者的優(yōu)點(diǎn)，在軟硬件劃分上的效能很好，現(xiàn)在這種智能算法是軟硬件劃分算法領(lǐng)域的一個(gè)研究熱點(diǎn)[4]。

3.3 軟硬件協(xié)同綜合[5]

軟硬件劃分完成以后，分別進(jìn)行軟件系統(tǒng)和硬件系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)。對(duì)劃分完成的系統(tǒng)進(jìn)行設(shè)計(jì)的階段叫做綜合。這個(gè)步驟的主要任務(wù)是將劃分完成的系統(tǒng)的描述轉(zhuǎn)換成為可以綜合的硬件描述和可以編譯的軟件程序。構(gòu)建包含軟件和硬件的實(shí)現(xiàn)結(jié)構(gòu)描述的設(shè)計(jì)轉(zhuǎn)換過(guò)程。比如說(shuō)劃分后的描述可以翻譯成為Verilog HDL(硬件模塊)和C(軟件模塊)。軟硬件協(xié)同綜合包含以下三個(gè)步驟:

1)處理單元分配，決定嵌入式系統(tǒng)由哪些處理器、DSP及專用硬件等體系結(jié)構(gòu)級(jí)別的單元組成；

2)任務(wù)指派，決定系統(tǒng)當(dāng)中哪些功能由硬件處理單元實(shí)現(xiàn)，哪些功能由處理器用軟件來(lái)實(shí)現(xiàn)；

3)任務(wù)調(diào)度，決定分配給每個(gè)處理單元上任務(wù)的開始時(shí)間和執(zhí)行順序。

3.4 軟硬件協(xié)同仿真

軟硬件協(xié)同仿真驗(yàn)證是對(duì)整個(gè)系統(tǒng)設(shè)計(jì)的正確性和性能指標(biāo)確定的一個(gè)評(píng)估階段。在嵌入式系統(tǒng)設(shè)計(jì)的各個(gè)階段，可以把仿真驗(yàn)證分為系統(tǒng)級(jí)仿真、行為級(jí)仿真、寄存器傳輸級(jí)(RTL 級(jí))仿真和門級(jí)仿真。系統(tǒng)級(jí)仿真一般情況下用來(lái)評(píng)估系統(tǒng)的整體功能和對(duì)算法的正確性的驗(yàn)證；行為級(jí)仿真可以對(duì)所設(shè)計(jì)的邏輯進(jìn)行仿真，但不會(huì)考慮目標(biāo)器件的特性，比如容量，延遲等，行為級(jí)仿真可以使用高級(jí)的語(yǔ)句，比如報(bào)錯(cuò)語(yǔ)句、文件讀寫語(yǔ)句、浮點(diǎn)格式等，但這些語(yǔ)句通常都是不能在目標(biāo)器件中實(shí)現(xiàn)的；寄存器傳輸級(jí)仿真檢查各模塊的邏輯功能是否正確，然后，將通過(guò)仿真的各模塊集成在一起，對(duì)整個(gè)系統(tǒng)進(jìn)行功能仿真，這一階段的仿真沒(méi)有包括硬件電路的時(shí)間信息，因此，只能從邏輯功能方面對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證；門級(jí)仿真是將使用綜合軟件綜合后生成的門級(jí)網(wǎng)表或者是實(shí)現(xiàn)后生成的門級(jí)模型進(jìn)行仿真，不加入時(shí)延文件的仿真。

典型的軟硬件協(xié)同仿真一般是在CPLD或FPGA的 開發(fā)環(huán)境下，在Quartus II下運(yùn)行。系統(tǒng)如果采用的 IP 核等一些資源已經(jīng)進(jìn)行了單獨(dú)的驗(yàn)證，則對(duì)它的門級(jí)或者RTL級(jí)的仿真驗(yàn)證可以省略。

4 軟硬件協(xié)同設(shè)計(jì)工具簡(jiǎn)介

4.1 Altera公司的Quartus II

Quartus II是最近幾年由Altera公司推出的一套用于PLD(programmable logic device) /FPGA器件開發(fā)綜合性的集成良好的開發(fā)環(huán)境。用來(lái)完成系統(tǒng)的輸入(原理圖、VHDL、VerilogHDL和AHDL(Altera Hardware Description Language))、綜合、布局布線、仿真、編程等完整的PLD設(shè)計(jì)流程。該軟件使用方便，一直保持PLD 器件領(lǐng)域的性能上的領(lǐng)導(dǎo)地位。

4.2 SOPC Builde

SOPC Builde是在Quartus II中可以快速建立、開發(fā)及維護(hù)系統(tǒng)的一個(gè)強(qiáng)大的SOPC設(shè)計(jì)平臺(tái)，用來(lái)構(gòu)建基于總線的系統(tǒng)，它集成在Quartus II的所有版本當(dāng)中。這個(gè)系統(tǒng)包含了一些模塊，比如Nios II處理器、存儲(chǔ)器、DSP、總線等IP核，SOPC Builde可以自動(dòng)地生成片上Avalon總線和總線仲裁器等一些所需的邏輯，以便將微處理器核、外圍設(shè)備、存儲(chǔ)器和其它IP核相互連接起來(lái)。 SOPC Builde提高了設(shè)計(jì)集成度和可重用性，提高了FPGA設(shè)計(jì)人員的工作效率。

4.3 Nios II IDE

NIOS II IDE(NIOS Integrated Develop Environment) 是Altera公司所提供的專門用來(lái)開發(fā)SOPC的一套集成開發(fā)環(huán)境，所有的軟件開發(fā)任務(wù)都可以在此環(huán)境下來(lái)完成，這些功能包括對(duì)代碼進(jìn)行編輯、編譯、連接、調(diào)試和下載等一些功能。NIOS II IDE還提供了一個(gè)統(tǒng)一的用于所有的NIOS II處理器系統(tǒng)的開發(fā)平臺(tái)。NIOS II IDE還集成了許多軟件組件，比如RTOS(Real-time operating system)、LWIP(Light Weight Intellectual Property)等軟件組件，并且提供了圖形化的參數(shù)編輯方式。因此基于這個(gè)平臺(tái)可以很方便地進(jìn)行SOPC應(yīng)用軟件的設(shè)計(jì)。

4.4 Cadence Virtual Component Co design (VCC)

第一個(gè)為IP復(fù)用所設(shè)計(jì)的工業(yè)系統(tǒng)級(jí)HW/SW co-design開發(fā)平臺(tái)環(huán)境。在設(shè)計(jì)的早期就可以確定軟硬件劃分的臨界體系結(jié)構(gòu)。通過(guò)電子供給鏈進(jìn)行交換設(shè)計(jì)信息，為SOPC和系統(tǒng)庫(kù)提供必要的框架。

4.5 System C

一種能夠支持系統(tǒng)級(jí)軟件和硬件協(xié)同設(shè)計(jì)仿真和驗(yàn)證，基于C/C++的通過(guò)類的對(duì)象擴(kuò)展的建模平臺(tái)，以C++為基礎(chǔ)的新型的建模方法，方便IP 交換和系統(tǒng)級(jí)設(shè)計(jì)。在這種語(yǔ)言描述中，進(jìn)程是最基本的構(gòu)造塊。System C的源代碼可以用來(lái)綜合硬件，可以把它寫的硬件描述綜合成為門級(jí)網(wǎng)表，以便于IC(integrated circuit)實(shí)現(xiàn)，或者綜合成一個(gè)Verilog HDL或VHDL的RTL的描述，以便于FPGA綜合。用System C開發(fā)的硬件模型可以用標(biāo)準(zhǔn)的C++編譯器來(lái)編譯，經(jīng)編譯后形成一個(gè)可執(zhí)行的應(yīng)用程序，設(shè)計(jì)人員可以通過(guò)console來(lái)觀察系統(tǒng)的行為，驗(yàn)證系統(tǒng)的功能和結(jié)構(gòu)。

5 結(jié)束語(yǔ)

基于SOPC的軟硬件協(xié)同設(shè)計(jì)方法能夠在宏觀上把握復(fù)雜系統(tǒng)，克服了傳統(tǒng)設(shè)計(jì)方法存在的缺點(diǎn)，能夠充分挖掘軟件和硬件之間的協(xié)同性，對(duì)系統(tǒng)的軟硬件進(jìn)行正確劃分，并能夠選取合適的IP，建立系統(tǒng)的設(shè)計(jì)平臺(tái)和驗(yàn)證平臺(tái)，推動(dòng)軟件和硬件的并行研發(fā)，降低設(shè)計(jì)風(fēng)險(xiǎn)，縮短開發(fā)周期，在嵌入式系統(tǒng)的設(shè)計(jì)中發(fā)揮著重要的作用。隨著邏輯設(shè)計(jì)和EDA工具的支持，基于SOPC的軟硬件協(xié)同設(shè)計(jì)技術(shù)在嵌入式應(yīng)用系統(tǒng)的設(shè)計(jì)中發(fā)揮越來(lái)越重要的作用，將是今后 IP-SOPC 設(shè)計(jì)領(lǐng)域中的最核心技術(shù)。

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