郭雅琳 ，程 滔

(1.工業(yè)和信息化部軟件與集成電路促進(jìn)中心，北京 100846;2.國家基礎(chǔ)地理信息中心，北京 100830)

高性能SoC 系統(tǒng)，泄漏功耗已經(jīng)與動態(tài)功耗越來越接近，目前國內(nèi)外針對低泄漏設(shè)計技術(shù)進(jìn)行大量研究。由于SoC 芯片性能需求越來越高，系統(tǒng)中內(nèi)嵌的SRAM(用于多級Cache)容量也越來大，因此每次存取數(shù)據(jù)僅小部分容量的存儲陣列工作，大部分陣列絕大部分時間處于非工作狀態(tài)。其次，泄漏電流是與晶體管數(shù)目近似成正比，根據(jù)ITRS 預(yù)測，典型的微處理器中存儲器的晶體管數(shù)目約占70%，且未來可能達(dá)到80%［1］。因此對于SRAM 低泄漏設(shè)計技術(shù)的大量研究，主要從3個方面考慮:(1)工藝材料的改進(jìn)，采用高介電常數(shù)的柵氧化物等;(2)電路設(shè)計層面低功耗技術(shù)，采用眾多電路設(shè)計方法降低靜態(tài)泄漏電流;(3)系統(tǒng)設(shè)計層面低功耗技術(shù)，根據(jù)系統(tǒng)架構(gòu)和應(yīng)用采用動態(tài)電源電壓和頻率的調(diào)節(jié)(DVFS)技術(shù)等。本論文主要總結(jié)電路層面的低泄漏設(shè)計技術(shù)，并結(jié)合主流工藝進(jìn)行分析。

一個CMOS 晶體管存在多種類型的泄漏電流:亞閾值泄漏，漏感應(yīng)勢壘降低GIDL 泄漏，耗盡層結(jié)穿通泄漏，柵隧穿泄漏，PN 結(jié)泄漏［2］。以上泄漏電流主要可以分為3種類型［3］:亞閾值泄漏電流、柵泄漏電流和耗盡層結(jié)泄漏電流。最新的先進(jìn)工藝(45 nm 以下)采用了高介電常數(shù)的材料作為柵氧化物，因此柵泄漏電流并沒有論文中預(yù)測的突出，因此泄漏電流主要是亞閾值泄漏［4］。亞閾值泄漏電流表示MOSFET 處于截止區(qū)時源端和漏端的泄漏電流，此電流通常在pA 量級，但是存儲器晶體管數(shù)目越來越大，因此總的亞閾值泄漏電流對于功耗貢獻(xiàn)越來越突出，因此本文總結(jié)了電路級的低泄漏設(shè)計技術(shù)，主要針對存儲陣列的亞閾值低泄漏技術(shù)。

本文分兩個方面總結(jié)亞閾值低泄漏技術(shù):位線低泄漏技術(shù)，包括位線和字線的設(shè)計方法;存儲陣列低泄漏技術(shù)，包括工作時和待機(jī)時存儲陣列的低泄漏設(shè)計方法。

1 位線低泄漏技術(shù)

與存儲陣列的泄漏相比，位線泄漏電流的值較小，但此泄漏會影響存儲單元的可靠性。本文總結(jié)了降低位線泄漏電流的主要設(shè)計方法:(1)位線泄漏補(bǔ)償;(2)位線電壓校準(zhǔn);(3)負(fù)電壓字線控制;(4)新型存儲單元。

位線泄漏補(bǔ)償是通過檢測位線的泄漏電流值從而補(bǔ)償泄漏電流，最終消除泄漏電流對靈敏放大器影響，如圖1。此方法需要兩個相位:首先，位線泄漏電流檢測，其次位線上注入等量的電流來補(bǔ)償泄漏電流。論文［5］在預(yù)充電相位，將位線的泄漏電流存儲于額外的電容上，此電容的電壓值與泄漏電流成正比。電容上的電壓值控制PMOS 晶體管的柵端，實(shí)現(xiàn)電壓到電流轉(zhuǎn)換，從而補(bǔ)償位線泄漏電流。此方法存在兩個方面的缺陷:(1)檢測和補(bǔ)償基于動態(tài)電流鏡實(shí)現(xiàn)，受晶體管閾值電壓波動較大;(2)補(bǔ)償相位時，電容直接連接PMOS 柵端，耦合噪聲對于此節(jié)點(diǎn)的影響非常大。

圖1 位線泄漏補(bǔ)償原理

圖2 給出位線電壓校準(zhǔn)原理［6］，檢測相位，得到位線失調(diào)電壓，補(bǔ)償相位，校準(zhǔn)位線失調(diào)電壓，消除位線泄漏對靈敏放大器影響。與位線泄漏補(bǔ)償相比，位線電壓校準(zhǔn)模塊位于位線與靈敏放大器中間，增加了SRAM 讀取延遲。

圖2 位線電壓校準(zhǔn)原理

負(fù)電壓字線控制可以直接降低位線泄漏電流［7］，通過增大柵源端和柵漏端的電壓差，降低亞閾值跨導(dǎo)，從而降低泄漏電流的值。但是此方法中晶體管各端口間的電壓差超過電源電壓值，因此晶體管可靠性惡化。

新型存儲單元用于補(bǔ)償和消除位線泄漏電流。圖3 給出一種8 管的新型存儲單元［8］，2個額外的晶體管N3和N4可以完全補(bǔ)償存儲單元的泄漏，此方法受工藝偏差影響小，但是相比傳統(tǒng)6 管存儲單元，新型存儲單元面積損耗40%。

圖3 8T 存儲單元

2 存儲陣列低泄漏技術(shù)

存儲陣列低泄漏技術(shù)同時需要考慮存儲單元穩(wěn)定性問題，下文分別總結(jié)了存儲器工作時的低泄漏技術(shù)和待機(jī)時的低泄漏技術(shù)。

工作時低泄漏技術(shù)主要有3種方法:(1)調(diào)整存儲單元中晶體管的閾值電壓［9］，為降低泄漏同時不影響性能，存儲單元中PMOS 管可以采用高閾值管。為進(jìn)一步降低泄漏電流，可以將存儲單元中傳輸管改為高閾值管。存儲單元中晶體管全采用高閾值管，可以更進(jìn)一步降低泄漏電流。但是后2種方法會增加存儲器的讀取延遲，且需要工藝支持。(2)改變存儲單元結(jié)構(gòu)［10－11］，通常采用8 管、9 管和10 管的新型存儲單元，從而降低泄漏電流，但是此類方法都會增大存儲陣列的面積消耗，降低面積效率。(3)動態(tài)調(diào)節(jié)體偏置電壓［12］，如圖4，將非工作的存儲陣列中NMOS 管體偏置電壓抬高，而工作的存儲陣列中NMOS 管體偏置電壓調(diào)整為低電平，通過動態(tài)調(diào)節(jié)體偏置電壓降低存儲陣列的泄漏電流，但是此方法需要雙阱工藝支持，增加了實(shí)現(xiàn)成本。

圖4 動態(tài)體偏置電壓調(diào)節(jié)

待機(jī)時低泄漏技術(shù)重點(diǎn)是考慮存儲單元可靠性和泄漏之間的折中，低泄漏技術(shù)主要有3種方法:(1)存儲陣列電源切斷技術(shù)［13］，通常采用睡眠管控制存儲陣列的電源地，當(dāng)處于待機(jī)工作時，這些晶體管可以切斷存儲陣列到電源地端的通路。此方法實(shí)現(xiàn)簡單，存儲陣列的電源地端電壓值被抬高，從而降低泄漏，但是此方法易受耦合噪聲干擾。為解決此問題，通常一個二極管連接的MOS 管并行連接切斷管，如圖5，但是這會影響泄漏電流的降低幅度。(2)體偏置電壓控制［14］，對存儲陣列中晶體管的襯底偏置電壓進(jìn)行調(diào)節(jié)，提高M(jìn)OS 管的閾值電壓，從而降低泄漏電流。此方法效果明顯，但對于主要泄漏的NMOS 管襯底電壓調(diào)節(jié)需要雙阱工藝，工藝要求高。(3)低電源電壓控制［15］，直接降低存儲陣列的電源電壓值，可以很明顯的降低泄漏電流，如果采用LDO 供電，降低電源電壓非常方便，但是相比于增加存儲陣列電源地的電壓值，此方法對于泄漏的降低更少。

圖5 電源地切斷技術(shù)

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