嚴(yán)炳輝 李斌? 姚若河 吳為敬

(1．華南理工大學(xué)電子與信息學(xué)院，廣東廣州510640;2．華南理工大學(xué)材料科學(xué)與工程學(xué)院，廣東廣州510640)

多晶硅薄膜晶體管(TFT)在大規(guī)模有源矩陣顯示器、大容量存儲(chǔ)器等領(lǐng)域得到了廣泛的應(yīng)用［1－2］．業(yè)界需要既能準(zhǔn)確反映多晶硅TFT物理特性，又便于電路仿真的TFT電流解析模型．因此，多晶硅TFT模型研究已引起廣泛的關(guān)注［3－6］．

多晶硅TFT溝道中存在著晶粒與晶界勢(shì)壘，增加了TFT伏安特性的復(fù)雜性及模型建模的困難．目前有兩類多晶硅TFT 的解析模型［3－8］:(1)基于閾值電壓的分區(qū)模型［3－5］，該類模型可反映在柵電壓的控制下晶界勢(shì)壘對(duì)TFT的伏安特性的影響，但必須引用光滑函數(shù)連接各個(gè)分區(qū)，增加了模型參數(shù)和模型的復(fù)雜程度;(2)基于表面勢(shì)的模型［6－8］，該類模型可通過(guò)單一的電流方程表示各個(gè)工作區(qū)，簡(jiǎn)化了模型參數(shù)，但必須假定晶界陷阱均勻分布于整個(gè)溝道中，并忽略晶界勢(shì)壘對(duì)載流子輸運(yùn)的影響，偏離了多晶硅TFT的物理特性，給器件仿真帶來(lái)誤差［9］．此外，漏壓會(huì)改變晶界勢(shì)壘分布，從而影響溝道有效遷移率，而上述兩類模型均忽略這一特點(diǎn)．

有鑒于此，文中根據(jù)基于表面勢(shì)模型的建模思想，將多晶硅TFT溝道按晶粒個(gè)數(shù)分成若干個(gè)小TFT，以解決晶界勢(shì)壘不利于溝道表面勢(shì)求解的問(wèn)題，并結(jié)合各小TFT電流相等的原理，建立多晶硅TFT的直流電流模型．該模型考慮了晶界勢(shì)壘離散分布對(duì)TFT伏安特性的影響，可用單一解析方程來(lái)描述多晶硅TFT的亞閾值區(qū)、線性區(qū)和飽和區(qū)的漏電流．最后通過(guò)仿真驗(yàn)證模型的有效性．

1 模型建模

考慮晶界勢(shì)壘的溝道表面勢(shì)求解模型如圖1所示．該模型假設(shè)其各晶粒大小相等，各晶粒間界與溝道垂直;晶粒串聯(lián)排列在TFT溝道中，每個(gè)晶粒間界和兩旁的半個(gè)晶粒組成的結(jié)合體為一個(gè)小TFT，也就是將晶界置于小TFT的溝道中間，將晶粒正中間作為其左邊小TFT的漏端和右邊小TFT的源端，如圖1所示．根據(jù)上述模型，求出多晶硅TFT源、漏兩端的表面勢(shì)，結(jié)合溝道電流連續(xù)性原理來(lái)確定各小TFT源端和漏端的表面勢(shì)函數(shù)，進(jìn)而求出各晶界勢(shì)壘高度和各個(gè)小TFT的溝道遷移率，最后求得多晶硅TFT的漏電流方程和溝道有效遷移率的表達(dá)式．

圖1 多晶硅TFT分成若干小TFT的示意圖Fig．1 Schematic diagram of small TFTs within poly－Si TFT

1．1 小TFT表面勢(shì)ψs及自由電荷濃度Ui

對(duì)于本征多晶硅TFT，施加?xùn)艍篤gs后，溝道中晶粒內(nèi)部產(chǎn)生感生電荷，同時(shí)表面勢(shì)也發(fā)生變化，其一維泊松方程為

式中:ψ為溝道表面勢(shì);x為氧化層與晶粒中間的界面處，沿溝道深度方向的空間位置;Lg為晶粒大小;εSi為硅材料的介電常數(shù);n為自由載流子密度(體密度)為硅的本征載流子濃度，V為溝道電勢(shì)，φt為熱電壓，φt=kT/q，k為玻爾茲曼常數(shù)，T為溫度，q為電子電量;NT為晶粒中間恰好出現(xiàn)自由載流子時(shí)，俘獲電荷的晶界陷阱濃度．隨著柵壓繼續(xù)增大，俘獲電荷的晶界陷阱繼續(xù)增加，但不影響晶粒中間處的表面勢(shì)，僅影響晶界勢(shì)壘高度．

利用高斯定理可得柵電壓與表面勢(shì)的關(guān)系表達(dá)式:

式中，表面勢(shì)ψs為ψ在x=0處的值，Vfb為平帶電壓，Cox為單位面積上的柵電容．

溝道中表面勢(shì)發(fā)生變化，同時(shí)產(chǎn)生感生電荷．根據(jù)電荷守恒定律，溝道感生電荷QC由自由電荷QI與被陷阱俘獲的電荷QT組成，即

由式(2)－(4)得到QI與表面勢(shì)的關(guān)系:

結(jié)合式(3)和(6)可求得漏、源兩端的自由電荷濃度(面密度)，但溝道內(nèi)各個(gè)小TFT的自由電荷濃度(面密度)及表面勢(shì)還需結(jié)合溝道電流方程求得．

為了方便計(jì)算，假設(shè)溝道各位置的遷移率相等，并忽略晶界勢(shì)壘對(duì)溝道表面勢(shì)的影響，則TFT溝道的電流方程為

式中，W為TFT溝道寬度，μ為遷移率，y為從源端到漏端的溝道坐標(biāo)．

對(duì)式(7)求積分，可得漏電流:

式中，L為溝道長(zhǎng)度，ψss和ψsd分別為多晶硅TFT源端和漏端的表面勢(shì)．

由式(5)－(8)得到表面勢(shì)與y的關(guān)系:

式(9)即是溝道表面勢(shì)分布函數(shù)，結(jié)合式(6)可求得溝道自由電荷分布函數(shù)．然而，由于晶粒離散分布于溝道，因此，第m個(gè)小TFT漏端的電荷濃度和表面勢(shì)應(yīng)取y=mLg處的值，源端的電荷濃度和表面勢(shì)應(yīng)取y=(m－1)Lg處的值．根據(jù)自由電荷與晶界勢(shì)壘的關(guān)系，可求解出第m個(gè)小TFT中的晶界勢(shì)壘高度及遷移率．

1．2 晶界勢(shì)壘高度與小TFT的遷移率

小TFT中晶界陷阱俘獲載流子，使其兩旁產(chǎn)生耗盡區(qū)，形成晶界勢(shì)壘［10］．晶界勢(shì)壘會(huì)阻礙晶粒中自由載流子的輸運(yùn)，從而降低小TFT的遷移率．

晶粒內(nèi)感生電荷的濃度比較低時(shí)，所有感生電荷會(huì)被晶界陷阱俘獲，晶粒完全耗盡;當(dāng)感生電荷的濃度增加到一定值時(shí)，繼續(xù)增加感生電荷會(huì)減小耗盡區(qū)，晶粒部分耗盡，此時(shí)，晶界勢(shì)壘達(dá)到最大值．此后晶界勢(shì)壘會(huì)隨感生電荷增加而降低，因此晶粒部分耗盡時(shí)，晶界勢(shì)壘與自由電荷濃度的關(guān)系為［10］

式中，b=8CoxVB0εSit－1ch(qNst)－2，VB0為晶界勢(shì)壘的最大值，Nst為俘獲電荷的晶界陷阱濃度，tch為自由載流子厚度．對(duì)于本征多晶硅TFT，當(dāng)柵極電壓較低，即溝道晶粒的費(fèi)米能級(jí)在本征費(fèi)米能級(jí)附近時(shí)，晶界勢(shì)壘可達(dá)到最大值．因?yàn)榫Яｉg界存在大量的帶尾態(tài)，隨著費(fèi)米能級(jí)向帶隙邊緣移動(dòng)，將有更多的晶界陷阱俘獲電荷，所以 Nst遠(yuǎn)大于 NT．此外，根據(jù)Dimitriadis的實(shí)驗(yàn)結(jié)果［11］，在實(shí)際的多晶硅TFT中，晶粒完全耗盡時(shí)，晶界勢(shì)壘高度與最大值相近，其差別對(duì)電流的影響可以忽略，因此可用式(10)表示晶粒完全耗盡時(shí)的晶界勢(shì)壘高度．

漏端電壓的作用使得自由載流子在溝道各個(gè)小TFT中的分布不均勻，導(dǎo)致各晶界勢(shì)壘高度分布不均勻，如圖2所示．

圖2 漏壓作用下多晶硅TFT中晶界勢(shì)壘分布圖Fig．2 Distribution of grain－boundary barriers in poly－Si TFT under the drain bias

實(shí)際上，因?yàn)樾FT的溝道長(zhǎng)度遠(yuǎn)小于多晶硅TFT，所以小TFT的源、漏兩端載流子濃度相差極小，即 Ui(mLg)≈Ui((m －1)Lg)．結(jié)合式(6)和(10)，第m個(gè)小TFT的晶界勢(shì)壘可表示為

由式(11)可知，從源端到漏端方向上晶界勢(shì)壘逐漸增高，因此溝道中晶界勢(shì)壘的平均高度也隨之增高，文中定義為漏致晶界勢(shì)壘不均勻分布效應(yīng)．此效應(yīng)是由于漏電壓作用下溝道載流子濃度沿漏端方向逐漸降低，使得相應(yīng)位置的晶界勢(shì)壘升高而產(chǎn)生．與此相反，在多晶硅TFT溝道橫向電場(chǎng)作用下，晶界兩旁的耗盡區(qū)中，迎著電場(chǎng)方向一邊的耗盡區(qū)寬度會(huì)減小，由此降低晶界勢(shì)壘高度，即漏致勢(shì)壘降低(DIGBL)效應(yīng)［11］．因此考慮 DIGBL效應(yīng)后晶界勢(shì)壘的表達(dá)式修正為

式中，VDIGBL為漏致晶

界勢(shì)壘降低量［12］，VDIGBL(mLg)=為修正參數(shù)，N為自由載流子濃度i(體密度)，Ni(mLg)=CoxUi(mLg)(qtch)－1，E(mLg)為溝道橫向電場(chǎng)．

由E=dψ/dy和式(9)，即可求得第m個(gè)晶粒處的橫向電場(chǎng):

在多晶硅TFT中，晶粒遷移率主要由晶粒間界決定，根據(jù)Yang［4］的研究結(jié)果可知，溝道中第m個(gè)小TFT的遷移率可表示為

式中，μgb為小TFT的遷移率系數(shù)．

1．3 多晶硅TFT漏電流

考慮晶界勢(shì)壘對(duì)遷移率的影響后，修正電流方程(7)，得到第m個(gè)小TFT的電流方程為

由于流過(guò)各個(gè)小TFT的電流相等，即

由式(5)、(6)、(14)和(16)可得多晶硅TFT的電流方程為

式中:μeff為多晶硅TFT的有效遷移率，

N為多晶硅TFT溝道中小TFT的總數(shù)．式(17)和(18)是基于晶粒離散分布的多晶硅TFT直流電流模型．若晶界勢(shì)壘高度為0，則式(17)可簡(jiǎn)化為基于表面勢(shì)的SOI MOSFET電流模型．所以文中模型與通用的MOSFET模型有一致性，便于電路仿真．

2 模型驗(yàn)證和結(jié)果分析

為驗(yàn)證文中模型的有效性，將模型的仿真結(jié)果與文獻(xiàn)［4］的實(shí)驗(yàn)數(shù)據(jù)進(jìn)行比較．仿真所用的參數(shù)值見(jiàn)表1．不同寬長(zhǎng)比的多晶硅TFT的輸出特性如圖3所示．從圖3可見(jiàn)，模型仿真結(jié)果在較大的柵壓范圍內(nèi)與實(shí)驗(yàn)數(shù)據(jù)吻合得較好．由于文中模型沒(méi)有考慮kink效應(yīng)［13］，因此在高漏電壓時(shí)實(shí)驗(yàn)數(shù)據(jù)比仿真結(jié)果稍大．在相等的漏電壓和柵電壓條件下，TFT2的漏電流仿真結(jié)果與實(shí)驗(yàn)數(shù)據(jù)之間的偏差比TFT1大．這是由于短溝的TFT2比TFT1具有更強(qiáng)的溝道電場(chǎng)，致使前者的kink效應(yīng)更明顯，其漏電流更大，因此造成上述差別．

表1 仿真中所用的參數(shù)Table 1 Parameters used in simulation

圖3 兩種不同晶體尺寸的多晶硅TFT輸出特性的仿真結(jié)果與實(shí)驗(yàn)數(shù)據(jù)比較Fig．3 Comparison between simulated results and experimental data of output characteristics for poly－Si TFT with two different transistor sizes

圖4 兩種不同晶體尺寸的多晶硅TFT的有效遷移率與漏電壓的關(guān)系Fig．4 Relationship between the effective mobility and the drain voltage for poly－Si TFT with two different transistor sizes

為進(jìn)一步驗(yàn)證多晶硅TFT的有效遷移率與漏電壓的關(guān)系．從文獻(xiàn)［4］的輸出特性數(shù)據(jù)中提取有效遷移率數(shù)據(jù)，并將其與文中模型(式(18))的仿真結(jié)果進(jìn)行比較，結(jié)果如圖4所示，二者具有較好的一致性．由圖4可知，當(dāng)TFT工作在線性區(qū)時(shí)，溝道有效遷移率受漏電壓的影響表現(xiàn)為:漏致晶界勢(shì)壘的不均勻分布效應(yīng)明顯超過(guò)漏致勢(shì)壘的降低效應(yīng)，因此有效遷移率隨漏電壓增加而降低;在較高柵壓下，晶界勢(shì)壘降低，有效遷移率受漏電壓影響的程度減弱;相比TFT1，溝道較短的TFT2的有效遷移率受漏電壓的影響更小，這是由于溝道較短，導(dǎo)致漏致晶界勢(shì)壘的不均勻分布效應(yīng)減弱，同時(shí)漏致晶界勢(shì)壘的降低效應(yīng)增強(qiáng)，兩者共同作用使短溝道TFT的有效遷移率對(duì)漏電壓的敏感度降低．由此可知，晶界勢(shì)壘的存在使多晶硅TFT的有效遷移率受制于漏電壓，進(jìn)而影響TFT的伏安特性．當(dāng)然，在實(shí)際的多晶硅TFT溝道中，晶粒大小不一、晶向各異、晶界的位置隨機(jī)分布．文中為了方便描述多晶硅TFT的電學(xué)特性，借鑒現(xiàn)有模型［3－8］的建模方法，假設(shè)各晶粒大小相等、各晶界陷阱分布情況相同，因此造成實(shí)驗(yàn)數(shù)據(jù)和模型仿真結(jié)果之間的偏差(如圖4所示)．然而，文中還討論了多晶硅TFT的有效遷移率與漏電壓的關(guān)系，所提模型能較準(zhǔn)確地解釋有效遷移率隨漏電壓變化的趨勢(shì)，模型仿真結(jié)果和實(shí)驗(yàn)數(shù)據(jù)之間的誤差較小，平均誤差在8%以內(nèi)，在多晶硅TFT模型所容許的范圍．

3 結(jié)語(yǔ)

文中考慮了多晶硅TFT中晶粒間界的離散分布，采用基于表面勢(shì)模型的建模方法，建立了多晶硅

TFT的直流電流模型．該模型考慮了漏致晶界勢(shì)壘的不均勻分布效應(yīng)和降低效應(yīng)，用單一的漏電流方程來(lái)描述多晶硅TFT的電流特性，能合理解釋多晶硅TFT的有效遷移率隨漏電壓增大而降低的現(xiàn)象．

模型仿真結(jié)果與實(shí)驗(yàn)數(shù)據(jù)吻合得較好，從而驗(yàn)證了模型的有效性．

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