摘要：由上位機(jī)軟件、二級制序列緩存器、UART控制器、單元和雙精度尾數(shù)序列緩存轉(zhuǎn)換器等構(gòu)成，基于混沌偽隨機(jī)序列均勻化普適算法基礎(chǔ)上的FPGA方案得以實(shí)現(xiàn)。通過對該方案的測試和對結(jié)果的統(tǒng)計(jì)分析，得到的偽隨機(jī)序列的均勻性非常好，使得隨機(jī)性得到較大的改善。

關(guān)鍵詞：FPGA；混沌偽隨機(jī)序列；均勻化普適算法；統(tǒng)計(jì)測試

中圖分類號：TN918.2 文獻(xiàn)標(biāo)識碼：A 文章編號：1674-7712 （2012） 18-0024-02

PRNG即高質(zhì)量偽隨機(jī)序列發(fā)生器，在作為一種隨機(jī)數(shù)源的混沌系統(tǒng)時(shí)可以對PRNG進(jìn)行構(gòu)造，但是在加密時(shí)，出現(xiàn)參數(shù)空間過小及其它一些新的問題。在現(xiàn)有理論基礎(chǔ)上，大多數(shù)的混沌系統(tǒng)對于PRNG構(gòu)造時(shí)的均勻性分布還存在不足，這就使得混沌系統(tǒng)在電子信息技術(shù)領(lǐng)域內(nèi)的應(yīng)用受到了限制。因此，本文提出一種普適算法，對均勻化普適算大進(jìn)行分析與研究。

一、原理

二、系統(tǒng)結(jié)構(gòu)研究

本文研究的重點(diǎn)也就是對下位機(jī)的原理進(jìn)行討論。

（一）下位機(jī)結(jié)構(gòu)

如圖3所示為下位機(jī)整體框架圖，主要由四個(gè)單元構(gòu)成，包含二進(jìn)制尾數(shù)緩存器、雙精度尾數(shù)序列緩存器、異步收發(fā)控制器、均勻化算法實(shí)現(xiàn)單元，其中核心單元為均勻化算法單元，該算法的速度直接和計(jì)算結(jié)果的均勻性有一定連續(xù)，所以是研究的關(guān)鍵。

（二）各單元的設(shè)計(jì)

（2）二進(jìn)制尾數(shù)緩存器。UART所接收到的串行數(shù)據(jù)可以通過該設(shè)備獲取，獲取后分配到均勻化算法單元，然后計(jì)算出初始值，在datardy信號上升的時(shí)候，就會(huì)觸發(fā)均勻化算法單元，對其進(jìn)行計(jì)算。

（3）均勻化普適算法單元。該系統(tǒng)中，最關(guān)鍵的部分就是均勻化普適算法單元，該單元的主要功能是對ini-over信號上升進(jìn)行監(jiān)測，然后對初始值輸出端口的值進(jìn)行讀取，讓讀取的值進(jìn)行均勻化的轉(zhuǎn)換，采用兩個(gè)進(jìn)程同時(shí)對其進(jìn)行運(yùn)算，該方法雖然在設(shè)計(jì)上占用了較大的資源，但是其運(yùn)算速度得到大幅度的提高。Count信號在算法單元中的作用是延時(shí)，系統(tǒng)時(shí)鐘提供時(shí)鐘信號，通過功能仿真，時(shí)鐘上升沿之后，就可以完成運(yùn)算。這個(gè)時(shí)候，將data-rdy設(shè)置為1，并通知尾數(shù)序列緩存器運(yùn)算單元，完成這些步驟之后，運(yùn)算也就可以完成。

三、結(jié)束語

本文主要提出了在串口通信基礎(chǔ)上的均勻化算法的FPGA實(shí)現(xiàn)的方案，通過實(shí)踐驗(yàn)證，將該方案應(yīng)用于混沌系統(tǒng)之中，可以有效的改善偽隨機(jī)序列的諸多均勻性質(zhì)，例如局部均勻性、游程分布等，這就為制作混沌加密芯片提供了一種性能優(yōu)良的技術(shù)。

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