江曉陽,張?jiān)迫A

(1.中國科學(xué)院微波遙感技術(shù)重點(diǎn)實(shí)驗(yàn)室,北京 100190;2.中國科學(xué)院研究生院,北京 100049)

高分辨率成像雷達(dá)的距離分辨率能力與發(fā)射信號的帶寬成正比,故寬帶信號的產(chǎn)生方法成為了高分辨率雷達(dá)系統(tǒng)的一項(xiàng)重要技術(shù).線性調(diào)頻脈沖(Chirp)信號可實(shí)現(xiàn)較大的帶寬時寬乘積,并且具有良好的脈沖壓縮性能及分辨能力.寬帶chirp信號產(chǎn)生技術(shù)對提高雷達(dá)的性能以及研制新一代高性能雷達(dá)都具有非常重要的意義.

相對于模擬方式產(chǎn)生chirp信號,數(shù)字化方式由于其具備可編程性,波形參數(shù)配置非常方便,電路靈活且便于集成等特點(diǎn),被越來越多的雷達(dá)系統(tǒng)所采用.數(shù)字 chirp技術(shù)主要有基于相位累加器的直接數(shù)字頻率合成法(Direct Digital Frequency Synthesis,簡稱DDFS)和基于波形存儲直讀的直接數(shù)字波形合成法(Direct DigitalWave Synthesis,簡稱DDWS)兩種基本的實(shí)現(xiàn)方式[1].DDFS技術(shù)通過相位的二次累加、幅度查表以及數(shù)模變換來產(chǎn)生所要的模擬信號.在帶寬、頻率分辨率、頻率轉(zhuǎn)換時間、相位連續(xù)性上,都有很好的性能[2],但只能產(chǎn)生有數(shù)學(xué)表達(dá)形式的波形.DDWS技術(shù)將預(yù)先存儲的波形數(shù)據(jù)高速地取出,再進(jìn)行數(shù)模變換,所以它不僅具有DDFS同樣的優(yōu)點(diǎn),而且能夠方便地產(chǎn)生任意波形,這意味著DDWS模式能采用預(yù)失真技術(shù),提高系統(tǒng)性能[1].

針對數(shù)字Chirp的兩種模式需求,結(jié)合FPGA的現(xiàn)場可編程性,使用高性能的、數(shù)據(jù)率高達(dá)1Gsps、并有自動插值、理論上可做到Nyquist采樣率(即2倍采樣率)采樣輸出的雙通道16位DAC和模擬正交調(diào)制器,研制出能同時實(shí)現(xiàn)兩種體制的寬帶數(shù)字Chirp信號產(chǎn)生.所研制的數(shù)字Chrip信號產(chǎn)生器輸出帶寬達(dá)到220MHz,調(diào)制器輸出的載波抑制可達(dá) -49 dBc,鏡像頻率小于 -41 dBc,在500～1 500MHz頻帶內(nèi)的最大雜散為 -31 dBc.信號處理結(jié)果表明其性能優(yōu)良.

1 設(shè)計(jì)方案

1.1 正交調(diào)制

時寬為T的數(shù)字Chirp的基帶信號 I和Q的數(shù)學(xué)表達(dá)式可分別表示為

IQ兩路的頻率范圍均為-B/2～B/2,器件的最高輸出頻率為B/2.

正交調(diào)制后信號為

其頻率范圍為-B/2+f0＜fout＜B/2+f0,帶寬為B,也就是說正交調(diào)制能夠使調(diào)制后帶寬達(dá)到DAC的最大輸出頻率的兩倍,所以在系統(tǒng)實(shí)現(xiàn)中選擇了正交調(diào)制器及雙通道DAC,以降低系統(tǒng)對器件的要求.

1.2 系統(tǒng)設(shè)計(jì)框圖及實(shí)現(xiàn)

DDFS模式的硬件框圖如圖1所示,數(shù)據(jù)由FPGA內(nèi)部通過相位累加及查表(LUT)產(chǎn)生,然后經(jīng)過DAC數(shù)據(jù)變換.具體的FPGA內(nèi)部程序設(shè)計(jì)見1.3.1節(jié).

圖1 DDFS系統(tǒng)框圖Fig.1 The diagram of DDFS

圖2 DDWS系統(tǒng)框圖Fig.2 The diagram of DDWS

DDWS的硬件框圖如圖2所示,波形數(shù)據(jù)由PC機(jī)進(jìn)行計(jì)算,通過并口模擬串口,經(jīng)由FPGA下載到flash中保存,在系統(tǒng)初始化時,FPGA從flash中讀出數(shù)據(jù),存于在FPGA中所開的FIFO中,若數(shù)據(jù)長度較長(如在回波模擬等應(yīng)用場合),則將數(shù)據(jù)存于DDR2中.初始化完畢后,數(shù)據(jù)高速地從FIFO或 DDR2中讀出,輸給DAC.

由圖1,2可見,只需要修改FPGA內(nèi)部程序,就可以在DDWS模式的硬件平臺上實(shí)現(xiàn)DDFS模式.因此本課題中只需要設(shè)計(jì)DDWS的硬件平臺,而也可以運(yùn)行DDFS模式.

在芯片選擇上,DAC+正交調(diào)制器選擇的是ADI公司的AD9779A+ADL5371,其中正交調(diào)制器的工作頻率范圍為500～1 500MHz,它提供大于500MHz的3 dB基帶帶寬,非常適合于寬帶零中頻或低中頻-射頻應(yīng)用以及寬帶數(shù)字預(yù)失真發(fā)射機(jī).DAC為 ADI的雙通道、16位的 AD9779A,采樣速率為1GSPS,與ADL5371有相同的偏置電平,可實(shí)現(xiàn)“無縫”接口,由于不會因增添元件而增加噪聲和插入損耗,使整個電路保持高信噪比.

這樣的組合帶來了以下好處,①正交調(diào)制所帶來的帶寬是最高DAC頻率的兩位,②采用一片雙通道DAC代替兩片單通道DAC可以減小通道間的幅相不平衡,③“無縫”接口帶來了高信噪比,載頻泄露與鏡像抑制也能得到很好的控制[3].

FPGA選擇的是 Xilinx公司的 virtex5系列的 XC5VLX30-1ff676,最高芯片工作時鐘頻率可達(dá)400 MHz以上,有4個時鐘管理器,4 800個slice,可提供3萬個邏輯單元,擁有676個IO引腳,其中400個用戶IO口.片內(nèi)擁有分布式 RAM大小為320 kB,塊 RAM為1 152 kB[4].

時鐘芯片選擇的是TI公司的高穩(wěn),低抖動的CDCM61004,支持25 MHz的晶振輸入,并具有4路LVPECL/LVDS輸出[5].

在系統(tǒng)設(shè)計(jì)中,需要注意的是時鐘分配結(jié)構(gòu)及電源分配網(wǎng)絡(luò).在FPGA中,由專用的全局時鐘輸入管腳驅(qū)動單個全局時鐘[6],并用后者去控制設(shè)計(jì)中的每一個觸發(fā)器,在電路板的設(shè)計(jì)中,使用高性能的低抖動時鐘產(chǎn)生芯片,時鐘信號盡量布局在一個平面上,并保證參考平面的完整性.

1.3 FPGA軟件設(shè)計(jì)

由上述硬件框圖可得,DDFS與DDWS模式在硬件上可以使用同一個硬件平臺,只是FPGA內(nèi)部代碼不同.下面介紹兩種模式下的FPGA代碼編寫.

1.3.1 DDFS模式

Xilinx公司提供了DDFS的IP核[7],給設(shè)計(jì)帶來了極大的方便.用戶只需要設(shè)定SFDR,頻率分辨率等要求即可生成代碼,設(shè)置好頻率控制字及初始相位,便可得到相應(yīng)的chirp信號.

需要注意的是如式(1),(2)所示的chirp信號在每次觸發(fā)時其初始相位并不為零,也就是說相應(yīng)的頻率控制字初值不為零,要使chirp波形左右對稱(正頻率與負(fù)頻率相對稱),則頻率控制字的初值可設(shè)為

表1 DDWS與DDFS的FPGA內(nèi)部資源使用情況Tab.1 Resource occupations of DDWS and DDFS in FPGA

1.3.2 DDWS模式

DDWS的數(shù)據(jù)產(chǎn)生流程已在1.2節(jié)中給出.FIFO的大小可以根據(jù)以下式(7)計(jì)算出

預(yù)失真流程:根據(jù)實(shí)測結(jié)果,對波形數(shù)據(jù)進(jìn)行預(yù)加權(quán)或均衡,使得輸出正交調(diào)制器的波形包絡(luò)平整(通帶內(nèi)波紋小于0.2 dB),線性度更優(yōu).

1.3.3 DDWS與DDFS的FPGA資源使用情況

FPGA資源使用情況如表1所示,從表中可以看出,DDWS在端口數(shù)、FPGA內(nèi)存使用數(shù)上都多于DDFS.

2 性能測試

本節(jié)給出主要設(shè)計(jì)參數(shù),數(shù)字Chirp研制實(shí)物照片,以及DDFS與DDWS輸出基帶波形的測試結(jié)果,以及正交調(diào)制后的波形和脈沖壓縮結(jié)果.

2.1 硬件實(shí)物圖及系統(tǒng)指標(biāo)參數(shù)

所研制的數(shù)字Chirp產(chǎn)生器實(shí)物圖及指標(biāo)分別如圖3及表2所示.其中本振泄露和鏡像頻率抑制兩項(xiàng)指標(biāo)的測量條件為:50 MHz的單頻信號,經(jīng)過正交調(diào)制后所測得.

圖3 硬件實(shí)物圖Fig.3 The pho to of the hardware

表2 Chirp信號參數(shù)Tab.2 Technical parameters of the ch irp signal

2.2 基帶波形及其細(xì)節(jié)圖

用泰克示波器MSO70404對基帶波形進(jìn)行采樣并存儲波形,采樣率為 12.5Gsps,采樣的前置低通濾波器帶寬為4GHz.說際上,由于DDFS及DDWS的后級電路完全相同,故與DAC+調(diào)制器相關(guān)的性能,比如幅相平衡,包絡(luò)平整等,兩者是一樣的.它們之間最主要的區(qū)別體現(xiàn)在DDWS可以實(shí)現(xiàn)預(yù)帥真,達(dá)到更優(yōu)化的性能.這里只展現(xiàn)DDWS的時域波形.

表3 輸出基帶信號參數(shù)及性能Tab.3 The baseband parameters of the chirp

圖4 DDWS(a)及DDFS(b)輸出基帶的I、Q路及其細(xì)節(jié))Fig.4 The output I/Q w aveforms of the chirps by DDWS(a)and DDFS(b)

2.3 正交調(diào)制后調(diào)制波形及其細(xì)節(jié)圖

表4 500～1 500 MHz的雜散頻率及幅度Tab.4 The amplitudes of the spur frequencies between 500～1 500 MHz

將上述基帶信號輸入到ADL5371,與1 GHz的載波(該載波由HP的信號發(fā)生器8663A產(chǎn)生)進(jìn)行正交調(diào)制,調(diào)制后的信號頻率范圍為890～1 100MHz.經(jīng)測量,波形時域的抖動小于250 ps.調(diào)制波形時域圖為圖5.將采集下來的信號通過MATLAB作FFT,便得到其頻譜圖,如圖6所示.

由頻譜圖可得,相對于帶寬內(nèi)的均值,二次諧波均值為-39 dB,三次諧波均值約為 -20 dB.500～1 500MH z的雜散頻率及幅值如表4所示.用Q值大于5的濾波器,即可將這些諧波及雜散抑制到較低的水平.例如在MATLAB中將其通過Q值為2.5,階數(shù)為128階的FIR濾波器,即可將最大雜散抑制到 -33.5 dB以下.

圖5 正交調(diào)制后波形Fig.5 Thewaveform of the signal after I/Qmodulation

圖6 正交調(diào)制后波形頻譜圖Fig.6 The spectrum of ch irp signal after I/Qmodulation

2.4 脈沖壓縮結(jié)果

將示波器采集的調(diào)制后信號導(dǎo)入MATLAB,通過濾波,數(shù)字下變頻,濾波之后得到I、Q兩路信號,其組成的復(fù)信號頻譜圖的局部放大如圖7所示,帶內(nèi)波紋約為-5.9-(-6.3)=0.4 dB.零頻處的直流分量來源于載頻泄露,載頻經(jīng)過調(diào)制與解調(diào)后成為直流.經(jīng)MATLAB仿真得到,在此實(shí)例下,載頻泄露約為-43 dBc.

在MATLAB中將其與理想的,同樣參數(shù)(帶寬,脈寬)的chirp信號作為參考函數(shù)進(jìn)行脈沖壓縮,所得結(jié)果如圖8所示.結(jié)果表明,最大旁瓣電平為-13.37 dB(DDFS)和-13.29 dB(DDWS),主瓣寬度為6.1 ns,而理想系統(tǒng)的最大旁瓣電平為 -13.27 dB,主瓣寬度為6.0 ns,與理想系統(tǒng)相比,主瓣寬度展寬0.1 ns,最大旁瓣電平有所下降.

圖7 解調(diào)后chirp復(fù)信號頻譜圖Fig.7 The spectrum of the demodulated chirp signal

圖8 實(shí)際脈沖壓縮結(jié)果Fig.8 The com pression results of real pulse

3 小 結(jié)

本文介紹了能同時實(shí)現(xiàn)直接頻率合成(DDFS)及波形存儲(DDWS)兩種體制的雷達(dá)寬帶數(shù)字chirp產(chǎn)生器設(shè)計(jì)及實(shí)現(xiàn)工作.所研制的數(shù)字Chrip的信號帶寬為220 MHz,調(diào)制器輸出的載頻泄露小于 -49 dBc,鏡像頻率抑制為 -41 dBc,在500～1 500MHz頻帶內(nèi)的最大雜散為 -25 dB,濾波之后可小于 -33.5 dB.數(shù)字下變頻及脈沖壓縮結(jié)果表明該系統(tǒng)能產(chǎn)生性能良好的chirp信號.系統(tǒng)操作靈活方便,可通過預(yù)失真優(yōu)化性能,在很大程度上滿足寬帶雷達(dá)的要求.

[1] 王凡,王巖飛,李和平.基于DDWS技術(shù)數(shù)字基帶信號的產(chǎn)生與主要誤差分析[J].電子測量技術(shù),2008,31(8): 20-23.

Wang Fan,Wang Yanfei,Li Heping.Generation and analysis ofmajor error of digital base-band signal based on DDWS technique[J].Electronic Measurement Technology,2008,31(8):20-23.(in Chinese)

[2] 姜行果.基于DDS的線性調(diào)頻雷達(dá)波形發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[D].北京:中國科學(xué)院研究生院(電子學(xué)研究所), 2007.

[3] Analog Devices.I/Q調(diào)制器ADL5371與雙通道、1 Gsps高速DAC AD9779A實(shí)現(xiàn)接口[DB/OL].2009-08-10[2011-12-26].http://www.analog.com/static/imported-files/circuit-notes/CN 0017.pd f.

[4] Xilinx公司.V irtex-5 LX FPGA Prototype Platform UserGuider[DB/OL].2011-03-21[2011-12-26].http://www.xilinx.com/support/documentation/boards-and-kits/ug222.pdf

[5] TI公司.CDCM61004(Four Output,Integrated VCO,Low-Jitter Clock Generator)[DB/OL].2011-06-03[2011-12-26].http://www.ti.com/lit/ds/symlink/cdcm61004.pd f.

[6] 田耘,徐文波.Xilinx FPGA開發(fā)實(shí)用教程[M].北京:清華大學(xué)出版社,2008.

[7] Xilinx公司.LogiCORE IP DDSCompiler v4.0[DB/OL].2011-03-01[2011-12-26].http://www.xilinx.com/support/ documentation/ip-documentation/dds-ds558.pd f.