張祥麗，張慧敏，李方健

（重慶電子工程職業(yè)學院 通信系，重慶 401331）

基于FPGA的基帶信號發(fā)生器的設(shè)計

張祥麗，張慧敏，李方健

（重慶電子工程職業(yè)學院 通信系，重慶 401331）

采用基于DDS模塊的硬件實現(xiàn)方法設(shè)計基帶信號發(fā)生器，在FPGA內(nèi)部用DDS模塊進行頻率合成和疊加，利用EDA技術(shù)和FPGA實現(xiàn)直接數(shù)字頻率綜合器DDS的設(shè)計?？梢酝瓿煽焖俚念l率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。實驗結(jié)果表明該信號發(fā)生器達到了一個比較好的設(shè)計精度。

FPGA；信號發(fā)生器；DDS

1 引言

基帶信號發(fā)生器的實現(xiàn)方案主要有采用純硬件的FFT（快速傅立葉變換）算法實現(xiàn)、基于時域的軟件運算和基于DDS（數(shù)字頻率合成）模塊的硬件實現(xiàn)三種方案。純硬件的FFT算法實現(xiàn)方案是使用基帶信號發(fā)生器內(nèi)部硬件進行FFT算法的運算，優(yōu)點是頻譜輸出速度快，可以實現(xiàn)跳式方式輸出頻譜信號，缺點是硬件運算采用FFT算法，需要使用大量的DSP和RAM資源，功耗大，若控制芯片不加散熱器，系統(tǒng)不能長時間正常工作。硬件FFT模塊無法隨機相位，整個頻譜在時域上分布不均勻，對后級放大器的動態(tài)范圍要求高?；跁r域的軟件運算方案是使用計算機在時域上進行頻率信號的運算和疊加，將生成的波形文件加載至基帶信號發(fā)生器內(nèi)部的存儲器上，此方案的優(yōu)點是使用計算機進行運算，節(jié)省系統(tǒng)硬件資源，并且運算數(shù)據(jù)精確，缺點是計算機在時域上進行頻率信號的運算和疊加的計算時間長。基于DDS模塊的硬件實現(xiàn)方案是在FPGA內(nèi)部用DDS模塊進行頻率合成和疊加，優(yōu)點是輸出頻譜的頻率點可以很精確的進行調(diào)整，頻率穩(wěn)定性好，適合用分段跳時的方式來進行寬帶干擾，缺點是合成頻譜的頻點數(shù)量受FPGA容量的限制。

綜合以上三種方案的優(yōu)缺點，并結(jié)合設(shè)計要求，我們選擇與第三種方案相近的，但DDS模塊用EDA技術(shù)和FPGA通過軟件實現(xiàn)，即利用EDA技術(shù)和FPGA實現(xiàn)直接數(shù)字頻率綜合器DDS的設(shè)計。直接數(shù)字頻率綜合技術(shù)，即DDS技術(shù)，是一種新型的頻率合成技術(shù)和信號產(chǎn)生方法。其電路系統(tǒng)具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。

2 硬件電路設(shè)計

本系統(tǒng)以51單片機及FPGA為控制核心，硬件電路主要由 FPGA 核心板、4×4 鍵盤、89C51 芯片、LCD1602，D/A轉(zhuǎn)換芯片和一些電容電阻組成。通信基帶信號發(fā)生器的原理如圖1所示。

圖1 硬件電路框圖

系統(tǒng)的工作原理是FPGA接收矩陣按鍵的控制信息，經(jīng)內(nèi)部數(shù)據(jù)處理，生成指定頻率的特定數(shù)字波形，再經(jīng)D/A芯片轉(zhuǎn)換成模擬信號，輸出到示波器進行顯示。同時，F(xiàn)PGA將鍵盤輸入的控制信號輸出給單片機，分別通過3線傳輸波形信息，8線傳輸頻率信息。

3 軟件模塊設(shè)計

系統(tǒng)設(shè)計主要由FPGA控制按鍵，在FPGA內(nèi)部進行DDS模塊的設(shè)計，然后由51單片機來控制LCD顯示。軟件設(shè)計分為三個部分，分別是單片機(MCU)控制LCD程序的設(shè)計、FPGA數(shù)據(jù)采集、數(shù)據(jù)處理程序和計算機在頻域上進行頻譜信號運算程序的設(shè)計。單片機控制系統(tǒng)程序流程如圖2所示。

圖2 軟件流程圖

該程序采用C語言，運用Keil C軟件進行編程，使用軟件和偉福仿真器進行仿真調(diào)試，然后再將程序燒寫進51芯片進行脫機調(diào)試。程序部分主要包括：延時1ms程序、判斷忙否、寫地址函數(shù)、寫指令函數(shù)、寫數(shù)據(jù)函數(shù)、顯示字符的位置函數(shù)、LCD初始化函數(shù)、指定位置顯示函數(shù)、全屏填充函數(shù)、固定行顯示字符串函數(shù)、頻率顯示程序和模式選擇函數(shù)。FPGA系統(tǒng)設(shè)計框圖如圖3所示。

圖3 FPGA系統(tǒng)總體框圖

系統(tǒng)共分為六個主模塊：時鐘生成模塊，串口接收模塊，合成32位的頻率字模塊，DDS生成波形模塊，ASK、FSK、PSK、FM、AM、QPSK生成模塊，波形選擇輸出模塊。

（1）時鐘生成模塊

該模塊生成 100MHz、200MHz、10KHz的時鐘信號，其中100MHz和200MHz的時鐘可由PLL生成，而10KHz的時鐘直接由20Mhz的輸入時鐘2000分頻得到。

（2）串口接收8位模塊

該模塊完成數(shù)據(jù)的接收，其數(shù)據(jù)來自單片機，該模塊與單片機只完成單向通信，即單片機向FPGA傳送頻率控制字，每收到8位數(shù)據(jù)，即輸出一個上升沿通知其他模塊8位數(shù)據(jù)接收完成。

（3）合成為32位頻率控制字

由于DDS的頻率控制字由32位數(shù)據(jù)控制，但是單片機串口每次只能發(fā)送8位的數(shù)據(jù)，所以每個控制字分成4次發(fā)送，于是在FPGA中將每四次接收的數(shù)據(jù)合成一起成為32的頻率控制字。

（4）DDS 生成波形模塊

此模塊中共有3個DDS，分別是正弦波、三角波、方波，其中三角波與方波可以直接輸出，而正弦波則輸入到其他的模塊進一步處理。

（5）信號生成模塊

(a)ASK、FSK、PSK 生成模塊

該模塊中包括一個隨機信號產(chǎn)生模塊和數(shù)字鍵控信號模塊，其中隨機信號產(chǎn)生模塊用于產(chǎn)生一個隨機信號，其內(nèi)部是固化了一串二進制數(shù)據(jù)，只需順序輸出這些二進制數(shù)據(jù)即可。

ASK：當輸入1時輸出正弦波，當輸入0時輸出0；FSK：當輸入1時輸出某種頻率的正弦波，當輸入0時輸出另外一種頻率的正弦波；PSK：當輸入1時輸出某種頻率的正弦波，當輸入1時輸入對該種頻率正弦波反向的波形信號。

(b)FM生成模塊

FM的波形可由某種頻率的正弦波去控制DDS頻率字輸入，使頻率字隨調(diào)制信號改變而生成FM波形。

(c)AM生成模塊

AM可由兩種正弦波信號相乘，其中一個正弦波為調(diào)制信號，另外一個正弦波為載波信號。

(d)QPSK生成模塊

該模塊由兩個主要部分組成，包括串并轉(zhuǎn)換、四相位正弦信號生成模塊，串并轉(zhuǎn)換模塊將二進制轉(zhuǎn)換成兩位的二進制數(shù)據(jù)，該兩位的數(shù)據(jù)有四種情況：00、01、10、11，其中00選擇輸出相位0°的正弦波，01選擇輸出相位90°的正弦波，10選擇相位輸出180°的正弦波，11選擇輸出相位270°的正弦波。

(e)波形選擇輸出模塊

0000：方波，0001：三角波，1000：正弦波，1001：ASK,1010：FSK,1011：PSK,1100：AM,1101：FM,1110：QPSK。

4 測試數(shù)據(jù)及誤差分析

采用示波器得到測試數(shù)據(jù)如表1、表2、表3所示：

表1

表2

表3

液晶顯示結(jié)果與示波器測試結(jié)果相一致，無法通過示波器測試的方式測得誤差，認為誤差為0，說明該系統(tǒng)的設(shè)計精度達到了一個比較好的程度。

5 結(jié)語

基帶信號發(fā)生器的實現(xiàn)方案主要有采用純硬件的FFT（快速傅立葉變換）算法實現(xiàn)、基于時域的軟件運算和基于DDS（數(shù)字頻率合成）模塊的硬件實現(xiàn)這三種方案。本文綜合這三種方法的優(yōu)缺點，采用基于DDS模塊的硬件實現(xiàn)方法設(shè)計基帶信號發(fā)生器，在FPGA內(nèi)部用DDS模塊進行頻率合成和疊加，利用EDA技術(shù)和FPGA實現(xiàn)直接數(shù)字頻率綜合器DDS的設(shè)計。該信號發(fā)生器可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。實驗結(jié)果說明了該信號發(fā)生器的設(shè)計精度達到了一個比較好的程度。

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TP39

A

1674－5787（2011）04－0153－02

2011-08-25

張祥麗（1979—），女，四川內(nèi)江人，重慶電子工程職業(yè)學院通信工程系，講師，研究方向：信號與信息處理。

責任編輯 王榮輝