桑美貞，徐江濤，聶凱明，姚素英

(天津大學(xué)電子信息工程學(xué)院，天津 300072)

時(shí)間延遲積分(TDI)是一種能獲得較高的信噪比(SNR)和靈敏度的先進(jìn)技術(shù)［1-2］，所以線(xiàn)陣圖像傳感器可采用TDI工作方式來(lái)改善SNR和靈敏度，彌補(bǔ)一維線(xiàn)陣捕獲二維圖像時(shí)掃描速度嚴(yán)重影響曝光時(shí)間的缺陷［3］。傳統(tǒng)上，TDI技術(shù)多使用電荷耦合器件CCD工藝，像素間電荷直接累加且低噪聲，電荷轉(zhuǎn)移具有同時(shí)性［4-6］;但其功耗高、集成度低、成本高、抗輻照能力差。隨著近年來(lái)集成電路工藝水平和設(shè)計(jì)技術(shù)顯著提高，CMOS圖像傳感器快速發(fā)展，通過(guò)標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)的TDI線(xiàn)陣圖像傳感器具有集成度高、功耗低、低成本、芯片可縫接等優(yōu)點(diǎn)［7-8］，還可以實(shí)現(xiàn)全色和多頻譜的TDI線(xiàn)陣圖像傳感器［9］。近幾年，國(guó)內(nèi)外已開(kāi)始對(duì) TDI CMOS線(xiàn)陣圖像傳感器進(jìn)行研究和設(shè)計(jì)［10-11］，國(guó)內(nèi)已提出了288×4 TDI CMOS圖像傳感器讀出電路的設(shè)計(jì)方案［12］;國(guó)外CMOSIS的Gerald Lepage等人提出了幾種可行的TDI CMOS圖像傳感器方案［7］，德國(guó)行星研究院的Harald Michaelis等人設(shè)計(jì)了2560×16的TDI CMOS圖像傳感器［13］。但具體的TDI CMOS圖像傳感器的時(shí)序控制設(shè)計(jì)尚未有詳細(xì)資料和報(bào)道。

本文基于沿掃描方向的行滾筒式曝光方式，通過(guò)增加曝光頻率對(duì)曝光時(shí)序進(jìn)行改進(jìn)，以解決CMOS線(xiàn)陣圖像傳感器實(shí)現(xiàn)TDI功能時(shí)的電荷轉(zhuǎn)移同時(shí)性和像素外信號(hào)累加同步性的問(wèn)題。像素陣列和累加器的配合時(shí)序、列級(jí)ADC的控制時(shí)序、I2C總線(xiàn)的參數(shù)控制與模擬部分結(jié)合可完成多級(jí)長(zhǎng)線(xiàn)陣TDI CMOS圖像傳感器的設(shè)計(jì)。

1 工作原理

TDI CMOS圖像傳感器架構(gòu)示意圖如圖1所示，以面陣實(shí)現(xiàn)線(xiàn)陣掃描的功能，通過(guò)沿掃描方向的行滾筒式曝光方式(along-track-rolling)，有源像素輸出信號(hào)經(jīng)過(guò)像素內(nèi)源極跟隨器驅(qū)動(dòng)累加器，信號(hào)經(jīng)過(guò)128次累加后輸出給列級(jí)ADC，并量化輸出，相關(guān)控制信號(hào)通過(guò)I2C進(jìn)行控制和輸出。

圖1 系統(tǒng)架構(gòu)示意圖

2 控制時(shí)序的分析和設(shè)計(jì)

控制系統(tǒng)采用自頂向下的設(shè)計(jì)方法，將TDI CMOS圖像傳感芯片的控制系統(tǒng)分為三個(gè)模塊:像素陣列和累加器控制模塊，列級(jí)ADC控制模塊，I2C控制傳輸模塊。

2.1 基于Along-Track-Rolling曝光方式的像素陣列和累加器時(shí)序設(shè)計(jì)與改進(jìn)

像素結(jié)構(gòu)如圖2所示，使用4T-PPD有源像素。1 024×128像素陣列如圖1所示，每列像素單總線(xiàn)輸入到累加器，RST為復(fù)位信號(hào)，Sel為行選信號(hào)，TX為曝光控制。

圖2 4T-PPD有源像素電路圖及工作時(shí)序

若使用傳統(tǒng)的面陣行滾筒式曝光［14］，如圖3(a)(以4級(jí)為例)，每行像素要在行選時(shí)間TS內(nèi)完成對(duì)像素信號(hào)和復(fù)位信號(hào)的讀出并進(jìn)入累加器，每個(gè)像素在一個(gè)行渡越時(shí)間TL(TL在線(xiàn)陣圖像傳感器中可以理解為一幀的時(shí)間或輸出一行像素信息的時(shí)間)內(nèi)只曝光一次，當(dāng)像點(diǎn)從第一行移動(dòng)到第N行時(shí)被曝光N次，但這N次曝光所采集到的信息并不是同一像點(diǎn)的信息，失去了TDI工作的關(guān)鍵條件即曝光的同步性。

將傳統(tǒng)的面陣行滾筒式的時(shí)序加以改進(jìn)，縮短TS使得在一個(gè)TL內(nèi)多進(jìn)行一次行選，增加一次曝光。改進(jìn)后時(shí)序在4個(gè)TL時(shí)間內(nèi)積分5次，實(shí)現(xiàn)了一種空間的過(guò)采樣，并保證了4次積分都是對(duì)同一像點(diǎn)的積分(圖3(b)箭頭1、2、3、4 所示)，實(shí)現(xiàn)了積分同步性。為保證信號(hào)累加讀出的同步性，需要增加一級(jí)累加器來(lái)存儲(chǔ)增加的信號(hào)。由于每個(gè)像素的曝光開(kāi)始時(shí)間和結(jié)束時(shí)間均不相同，任意時(shí)刻只有一個(gè)像素占據(jù)列總線(xiàn)，因此可以在不影響同列像素采集信號(hào)同步性的前提下實(shí)現(xiàn)滾筒式曝光。

圖3 行滾筒曝光時(shí)序(4級(jí))

假設(shè)整個(gè)像素均為感光區(qū)域，若存在像點(diǎn)A在第4行結(jié)束時(shí)開(kāi)始信號(hào)讀出，到第5行結(jié)束信號(hào)進(jìn)入累加器完畢，而在此期間讀取像素信號(hào)的同時(shí)像素仍在曝光，導(dǎo)致像點(diǎn)A后面的像點(diǎn)B也進(jìn)入了像素的感光范圍，因此在一段時(shí)間內(nèi)對(duì)像點(diǎn)B也進(jìn)行了積分。信號(hào)讀出混疊時(shí)間約為信號(hào)的讀出時(shí)間TL/(n+1)，n為T(mén)DI級(jí)數(shù)，對(duì)于128級(jí)TDI混疊時(shí)間最大為T(mén)L/129，相對(duì)很小。為避免這種信號(hào)混疊問(wèn)題，像素在繪制版圖時(shí)可盡量將非感光區(qū)布置在迎著傳感器移動(dòng)方向處，并且滿(mǎn)足非感光區(qū)寬度大于像素尺寸的1/129即可。

根據(jù)CMOS TDI Along-Track-Rolling曝光方式的需求和1 024×128 TDI CMOS圖像傳感器的指標(biāo)要求:數(shù)據(jù)讀出速率大于8 Mpixel/s，可得到對(duì)行渡越時(shí)間的要求為:

即一列的像素信號(hào)要在129 μs的時(shí)間內(nèi)全部讀出;累加器為129級(jí)，控制時(shí)鐘周期為T(mén)L/129=1 μs，即累加一組信號(hào)的時(shí)間。針對(duì)時(shí)序控制系統(tǒng)，可進(jìn)行相關(guān)時(shí)序指標(biāo)計(jì)算:單次行選時(shí)間為T(mén)L/129;復(fù)位/像素信號(hào)讀取時(shí)間為T(mén)L/(129×2);等效總曝光時(shí)間為(128/129)TL×128;累加器讀出周期為(128/129)TL。

以四級(jí)TDI為例分析累加器工作方式如表1，得像素陣列和累加器配合時(shí)序如圖4所示，上半部分為像素陣列的時(shí)序，下半部分為累加器時(shí)序。I1、Reset1至I5、Reset5為各級(jí)累加信號(hào)和復(fù)位信號(hào)，當(dāng)?shù)降?個(gè)TL時(shí)，累加器1累加4次，讀出信號(hào)Read開(kāi)始有效。Start_reset和Start_clkI配合為累加器啟動(dòng)信號(hào);CLK1和CLK2是累加器所需要的兩相不交疊時(shí)鐘。通過(guò)加入延時(shí)單元的辦法將像素的控制時(shí)序與累加器的控制時(shí)序進(jìn)行同步處理，加入延時(shí)單元的原則為像素陣列的延時(shí)要略大于累加器的控制時(shí)序即可。

表1 四級(jí)TDI的累加器工作方式

圖4 像素陣列和累加器配合時(shí)序關(guān)系(4級(jí))

2.2 列級(jí)ADC控制時(shí)序的設(shè)計(jì)

芯片采用列級(jí)ADC，比較器對(duì)累加器的輸出信號(hào)進(jìn)行采樣，量化，翻轉(zhuǎn);利用脈沖鎖存器將比較器的翻轉(zhuǎn)信號(hào)轉(zhuǎn)化為一個(gè)脈沖信號(hào)，控制第1級(jí)寄存器來(lái)存儲(chǔ)比較器翻轉(zhuǎn)時(shí)對(duì)應(yīng)的計(jì)數(shù)器值。經(jīng)轉(zhuǎn)碼電路將二進(jìn)制碼轉(zhuǎn)到格雷碼，使得鎖存到寄存器里面的數(shù)據(jù)為格雷碼。得到的信號(hào)數(shù)據(jù)通過(guò)第2級(jí)寄存信號(hào)輸入到多路選擇器，列選后由第3級(jí)寄存器實(shí)現(xiàn)信號(hào)的同步性，即可輸出數(shù)字信號(hào)。

列級(jí)ADC采用采用差分輸入的比較器。比較器工作的3個(gè)階段:①采樣輸入信號(hào);②正常量化，即用含有1 024個(gè)臺(tái)階的斜坡信號(hào)和輸入信號(hào)做比較，當(dāng)斜坡信號(hào)上升到比輸入信號(hào)高時(shí)，比較器由低電平翻轉(zhuǎn)成為高電平，產(chǎn)生一個(gè)上升沿;③強(qiáng)制翻轉(zhuǎn)，如果輸入信號(hào)大于斜坡信號(hào)的最大值，超出了量化范圍，在正常量化階段比較器不會(huì)翻轉(zhuǎn)，沒(méi)有有效的上升沿，所以在此階段需要加一個(gè)大信號(hào)強(qiáng)制比較器翻轉(zhuǎn)。然后等待著下一次采樣輸入信號(hào)階段的到來(lái)。多路選擇器采用移位寄存器的方法實(shí)現(xiàn)，由1 024個(gè)D觸發(fā)器構(gòu)成，輸入數(shù)據(jù)串時(shí)，只有一個(gè)為1即選中列，其余列均為0不選中。從格雷碼到二進(jìn)制碼轉(zhuǎn)碼電路中得到的數(shù)據(jù)要經(jīng)過(guò)第三級(jí)寄存器對(duì)數(shù)據(jù)進(jìn)行同步，整個(gè)芯片共用一個(gè)D觸發(fā)器結(jié)構(gòu)的寄存器，一個(gè)D觸發(fā)器用來(lái)寄存一位數(shù)據(jù)，用十個(gè)D觸發(fā)器即可滿(mǎn)足十位數(shù)據(jù)的寄存。由以上分析很容易得到列級(jí)ADC的時(shí)序關(guān)系，可參考圖6中仿真結(jié)果中的時(shí)序。

通過(guò)控制累加器的輸出信號(hào)(Read)的時(shí)序，可以控制累加器的累加次數(shù)，并且需要列級(jí)ADC相關(guān)的信號(hào)做出相應(yīng)的變化，才能進(jìn)行完整的曝光控制。

2.3 I2C傳輸控制模塊

本芯片采用一主一從標(biāo)準(zhǔn)傳輸模式的I2C控制傳輸，與各個(gè)控制模塊之間的關(guān)系如圖5所示，實(shí)現(xiàn)曝光時(shí)間(TX_ctrl)、曝光強(qiáng)度(Vtx_ctrl)、累加級(jí)數(shù)(stage_ctrl)、電流基準(zhǔn)(i_ctrl)、電壓基準(zhǔn)(v_ctrl)的控制。按照標(biāo)準(zhǔn)I2C協(xié)議設(shè)計(jì)，I2C主機(jī)在芯片外實(shí)現(xiàn)，從機(jī)集成在芯片上，所以本文對(duì)主從機(jī)進(jìn)行RTL代碼設(shè)計(jì)，但只對(duì)從機(jī)進(jìn)行邏輯綜合、布局布線(xiàn)和驗(yàn)證。

圖5 I2C總線(xiàn)與其他模塊的控制關(guān)系

3 實(shí)驗(yàn)結(jié)果

在各子模塊時(shí)序控制電路設(shè)計(jì)完畢后，完成整個(gè)時(shí)序控制系統(tǒng)的調(diào)試，進(jìn)行邏輯綜合、布局布線(xiàn)、靜態(tài)時(shí)序分析，完成驗(yàn)證。程序設(shè)計(jì)中優(yōu)先考慮代碼的可綜合性和設(shè)計(jì)的可靠性。各子模塊除去不交疊時(shí)鐘，源代碼全部采用可綜合的HDL語(yǔ)句編寫(xiě)，使綜合后的設(shè)計(jì)更加可靠。結(jié)果表明時(shí)序正確且滿(mǎn)足要求，建立時(shí)間和保持時(shí)間等均沒(méi)有違例，共耗費(fèi)了761個(gè)標(biāo)準(zhǔn)邏輯單元，使用了總的動(dòng)態(tài)功耗為40.55 μW，總的泄漏功耗為10.43 μW。并與模擬電路部分結(jié)合后進(jìn)行驗(yàn)證，渡越時(shí)間TL范圍34 μs～258 μs，行掃描率最高可達(dá)到32 kHz，最小為4 kHz。

整體時(shí)序控制仿真結(jié)果如圖6，左圖精度為0.5 μs，右圖精度為5 μs，時(shí)序左右對(duì)應(yīng)。主時(shí)鐘頻率為10 MHz，累加器的參考時(shí)鐘Clk_1M為1 MHz。上文分析得像素復(fù)位時(shí)間RST＜TL/(129×2)=500 ns;曝光時(shí)間TX＜TL/(129×2)=500 ns，此仿真由 I2C 寫(xiě)操作控制曝光時(shí)間為100 ns，RST為200 ns。readout信號(hào)為累加器的輸出信號(hào)，同時(shí)作為列級(jí)ADC的輸入信號(hào)。s2、s3、s5、CT_rst、CT_set為 ADC 的時(shí)序控制信號(hào)，Reg_clk2控制第二級(jí)寄存器的數(shù)據(jù)存儲(chǔ)過(guò)程，ADC控制時(shí)序詳細(xì)分析見(jiàn)2.2節(jié)。當(dāng)累加器累加129次之后即有129個(gè)readout讀出時(shí)，行選信號(hào)LineValid開(kāi)始工作，并可通過(guò)調(diào)節(jié)其高電平維持時(shí)間控制列寬。版圖如圖7，4層金屬，面積為125 μm×160 μm。

圖6 時(shí)序控制仿真結(jié)果

圖7 時(shí)序控制電路版圖

4 結(jié)論

時(shí)序控制電路是保證系統(tǒng)工作極為重要的一部分，控制著圖像傳感器各個(gè)功能模塊的運(yùn)行，負(fù)責(zé)用戶(hù)與傳感器之間進(jìn)行數(shù)據(jù)通訊。本文通過(guò)增加曝光頻率對(duì)傳統(tǒng)的行滾筒式曝光方式進(jìn)行改進(jìn)，解決了像素電荷轉(zhuǎn)移同時(shí)性和信號(hào)累加的同步性的問(wèn)題，在不影響同列像素采集信號(hào)同步性的前提下實(shí)現(xiàn)了滾筒式曝光。完成了TDI CMOS圖像傳感芯片的像素陣列、累加器和列級(jí)ADC的時(shí)序控制設(shè)計(jì)和驗(yàn)證，并通過(guò)I2C總線(xiàn)進(jìn)行相關(guān)可變參數(shù)的控制，結(jié)合模擬電路實(shí)現(xiàn)了標(biāo)準(zhǔn)CMOS工藝的多級(jí)長(zhǎng)線(xiàn)陣TDI圖像傳感器。

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