張娟娟，蒲南江

（中北大學(xué) 儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室 山西 太原 030051）

0 引言

在以NAND Flash為存儲器的大容量存儲系統(tǒng)中，有兩種方案可以實(shí)現(xiàn)連續(xù)數(shù)據(jù)傳輸：一種是使用兩片數(shù)據(jù)緩存讀寫，但是這種方案需要兩片緩存輸入輸出數(shù)據(jù)線分別并聯(lián)，這大大增加了電路復(fù)雜度；另一種方案是使用一片緩存對緩存寫始終進(jìn)行，但每次數(shù)據(jù)傳輸只傳輸半片緩存的數(shù)據(jù)，保證緩存不會變滿變空。此種方法在一定程度上提高了系統(tǒng)的存儲速度[2]。但是，由于NAND Flash的編程特點(diǎn)，在傳輸數(shù)據(jù)之前需要對Flash進(jìn)行寫編程控制命令和起始地址，使用處理器來實(shí)現(xiàn)這段操作花費(fèi)的時(shí)間是相當(dāng)可觀的，雖然傳輸數(shù)據(jù)的過程速度快，但是平均傳輸速度提高的并不明顯；基于以上技術(shù)的系統(tǒng)，啟動一次數(shù)據(jù)傳輸?shù)臄?shù)據(jù)量比較大，這就對緩存的容量要求也比較大，為便于對Flash存儲數(shù)據(jù)的管理緩存的容量設(shè)置為NAND Flash一頁容量的整數(shù)倍[3]。另一方面，現(xiàn)今市場上的大容量的FIFO也比較貴，而且對于某些領(lǐng)域的數(shù)據(jù)存儲系統(tǒng)其體積的大小也受到一定的限制。所以使用外部FIFO既增加了系統(tǒng)的成本開銷，也給系統(tǒng)的體積增加不少[4-5]。

本文提出一種針對陣列式Flash存儲系統(tǒng)緩存設(shè)備（FIFO）容量的確定方法，設(shè)計(jì)用于直接存儲的寫邏輯控制器（DMA）來實(shí)現(xiàn)數(shù)據(jù)存儲，并根據(jù)NAND Flash特殊的工作方式，使用FPGA內(nèi)部的RAM資源設(shè)計(jì)所需FIFO的容量，減少系統(tǒng)對緩存容量的過度依賴。

1 陣列存儲系統(tǒng)的結(jié)構(gòu)與工作原理

存儲模塊由4片F(xiàn)lash存儲芯片組成。4片F(xiàn)lash共用相同的地址和控制信號和不同的片選信號，從而實(shí)現(xiàn)一種流水線的存儲模式?？刂颇K主要包括CPU和DMA控制器，其功能是初始化存儲模塊、向接口部分發(fā)送各種命令及發(fā)送接收數(shù)據(jù)。CPU是整個(gè)系統(tǒng)的核心，負(fù)責(zé)協(xié)調(diào)控制各個(gè)模塊的工作。在系統(tǒng)啟動后，CPU的主要工作有：對通用寄存器及中斷的設(shè)置、對Flash模塊的初始化、數(shù)據(jù)FIFO的清零。圖1為本系統(tǒng)原理框圖。

圖1 系統(tǒng)原理框圖

1.1 并行分路技術(shù)

由于NAND Flash存儲器的特點(diǎn)其頁面編程分兩個(gè)階段：首先是加載在一頁的數(shù)據(jù)量到數(shù)據(jù)寄存器中，稱為加載階段；然后進(jìn)入編程階段,將已加載的數(shù)據(jù)寫入實(shí)際的存儲單元。上述DMA傳輸數(shù)據(jù)就是加載階段，此后Flash進(jìn)入編程階段其端口R/B信號被拉低指示Flash正處于忙工作狀態(tài)，這段時(shí)間系統(tǒng)不能對Flash再進(jìn)行任何操作，直到編程完成后R/B信號被拉高，這時(shí)Flash處于準(zhǔn)備好狀態(tài)，可以接受外部的操作命令。Flash的頁面編程典型時(shí)間為200μs[6-7]。為使DMA連續(xù)地傳輸數(shù)據(jù)，借鑒時(shí)分多路復(fù)用技術(shù)，設(shè)計(jì)Flash存儲陣列[8]。

借鑒時(shí)分多路復(fù)用通信技術(shù)，可以將輸入存儲系統(tǒng)的高速數(shù)據(jù)流看作是以傳輸一組數(shù)據(jù)所需的時(shí)間為一個(gè)時(shí)間片。不同的時(shí)間片傳輸不同數(shù)據(jù)的時(shí)分多路數(shù)據(jù)復(fù)用。存儲操作時(shí)可以將輸入的數(shù)據(jù)流以時(shí)間片為單位進(jìn)行分路，每一個(gè)時(shí)間片上的數(shù)據(jù)按控制器的選擇分至不同的Flash存儲器并寫入其中。當(dāng)一片F(xiàn)lash存儲器處于編程階段時(shí)，選擇下一片進(jìn)行數(shù)據(jù)傳輸依次執(zhí)行下去，待一次并行分路操作完成后，這時(shí)第一片F(xiàn)lash存儲器已經(jīng)處于準(zhǔn)備就緒狀態(tài)，可以寫入新的數(shù)據(jù)，由此可以等效為Flash存儲器的編程時(shí)間為0，這樣就可以實(shí)現(xiàn)Flash陣列的連續(xù)傳輸數(shù)據(jù)的目的，提高系統(tǒng)的整體速度。并行分路原理見圖2所示。

1.2 數(shù)據(jù)傳輸方式設(shè)計(jì)

為達(dá)到數(shù)據(jù)的高速傳輸?shù)哪康?，F(xiàn)IFO到主存的傳輸使用DMA方式，從數(shù)據(jù)FIFO中讀出后不經(jīng)過控制器直接寫入NAND Flash存儲器。于是，設(shè)計(jì)專用的DMA控制器將數(shù)據(jù)從FIFO中讀出并寫入Flash存儲器中。DMA的傳輸速度也就是讀FIFO的速度，系統(tǒng)的整體速度主要取決于DMA方式下的傳輸速度。根據(jù)NAND Flash的編程時(shí)序特點(diǎn)，數(shù)據(jù)在FIFO到NAND Flash存儲器的傳輸之前，要寫入編程控制命令、還要根據(jù)系統(tǒng)的存儲策略計(jì)算并寫入NAND Flash地址。FIFO到主存單元Flash的傳輸中雖然沒有復(fù)雜的計(jì)算，但數(shù)據(jù)傳輸量大（要遠(yuǎn)大于控制字、地址等信息），所以說FIFO到NAND Flash的傳輸速度決定著系統(tǒng)整體傳輸性能。另外，NAND Flash存儲器的編程時(shí)間較長，這部分時(shí)間也直接影響到系統(tǒng)的整體傳輸性能。系統(tǒng)設(shè)計(jì)中DMA控制器的狀態(tài)轉(zhuǎn)換如圖3所示。

圖2 并行分路技術(shù)原理應(yīng)用

圖3 DMA控制器狀態(tài)圖

以K9F8G08U0A型NAND Flash為例說明DMA控制器的各狀態(tài)功能描述。S0為空閑狀態(tài)，當(dāng)使能寫邏輯控制時(shí)進(jìn)入S1狀態(tài)，此時(shí)控制器將讀取第一個(gè)有效塊地址，在S2狀態(tài)對地址值進(jìn)行加工整理后，對Flash寫入編程命令及整理后的地址值，系統(tǒng)在S4狀態(tài)進(jìn)入頁面加載階段，將對選中的Flash的指定地址加載2KB數(shù)據(jù)（K9F8G08U0A頁面數(shù)據(jù)量為2KB），結(jié)束后寫入第二個(gè)編程命令；S6狀態(tài)為判斷狀態(tài)：如果此時(shí)寫邏輯內(nèi)部存儲塊計(jì)數(shù)器達(dá)到要求的塊數(shù)，本次寫操作結(jié)束；如果存儲塊計(jì)數(shù)器未到達(dá)指定值，而頁計(jì)數(shù)器等于64時(shí)（K9F8G08U0A一個(gè)塊包含64頁），表示此時(shí)完成了一個(gè)塊地址的存儲，系統(tǒng)將再次進(jìn)入S1讀取下一個(gè)有效塊地址，繼續(xù)寫邏輯操作；如果片選值= 4，且頁地址＜ 64，表示Flash同一個(gè)塊中同一個(gè)頁地址全部完成了數(shù)據(jù)加載，此時(shí)頁地址要加“1”，系統(tǒng)再次進(jìn)入S2狀態(tài)重新進(jìn)行地址加工整理；如果片選值＜ 4，表示同一頁地址還未全部完成數(shù)據(jù)加載，此時(shí)片選值將加“1”，即選中下一片F(xiàn)lash進(jìn)行相同命令和地址的寫入及不同數(shù)據(jù)的加載。

2 系統(tǒng)傳輸速度計(jì)算

從上述的系統(tǒng)工作原理可知：在進(jìn)行數(shù)據(jù)加載前首先要向Flash寫入地址和命令，而在寫入地址和命令的時(shí)間段內(nèi)，外部數(shù)據(jù)同時(shí)在進(jìn)行緩存。假設(shè)數(shù)據(jù)進(jìn)入FIFO的速度與讀出FIFO的速度一樣，因此FIFO的容量就是在寫入地址和命令的時(shí)間段內(nèi)進(jìn)入FIFO的數(shù)據(jù)量。在系統(tǒng)中為了減少使用邏輯器件的數(shù)量，控制成本, 減少設(shè)備的體積和重量,并且考慮到充分利用FPGA內(nèi)部的豐富資源，提高資源利用率，簡化硬件結(jié)構(gòu)。接口所用的FIFO 和設(shè)備所需完成的數(shù)據(jù)處理功能在一片F(xiàn)PGA中完成的。存儲器是FPGA內(nèi)部的重要資源，從數(shù)據(jù)傳輸上說，緩存容量越大，對后續(xù)電路時(shí)序要求就越低，可減少總線操作的頻次；但從數(shù)據(jù)存儲上說，就意味著需要開辟更大的存儲空間來進(jìn)行緩沖，會增加系統(tǒng)資源的開銷，而且容量越大，成本也越高。因此，在綜合考慮系統(tǒng)性能和成本的基礎(chǔ)上，設(shè)計(jì)滿足系統(tǒng)需要的FIFO即可。以FPGA內(nèi)部的存儲器設(shè)計(jì)FIFO時(shí)，需要考慮FIFO容量大小的問題。

2.1 Flash存儲器的數(shù)據(jù)存儲特點(diǎn)

Flash存儲器編程是以頁為單位，對于單片NAND Flash的單頁編程操作過程比較特殊。先使能命令鎖存使能信號CLE向端口寫入要操作的命令,使能地址鎖存使能信號ALE 寫入要操作的地址, 然后開始傳輸2KB數(shù)據(jù)，數(shù)據(jù)傳輸完畢后在寫入結(jié)束命令，F(xiàn)lash進(jìn)入編程階段，一般典型的編程時(shí)間為200μs。由此可以看出Flash存儲數(shù)據(jù)的過程由寫地址命令階段、數(shù)據(jù)傳輸階段以及Flash編程階段組成。

系統(tǒng)啟動DMA控制器時(shí)，首先從地址FIFO中讀出一個(gè)Flash存儲器的有效地址，接著寫入編程命令，然后是五周期的地址接著就是判斷數(shù)據(jù)FIFO是否為空，如果FIFO中有數(shù)據(jù)就會連續(xù)地讀FIFO并往Flash存儲器中寫入數(shù)據(jù)。只到寫入的數(shù)據(jù)達(dá)到Flash存儲器的一頁2KB為止。在此過程中如果FIFO中一直有數(shù)據(jù)則可計(jì)算出DMA存儲數(shù)據(jù)的速度。設(shè)傳輸2KB數(shù)據(jù)的時(shí)間為T則其中包含該讀地址FIFO的時(shí)間TR=60ns、寫編程命令的時(shí)間Tc=40ns、寫五周期的行列地址的時(shí)間TA =220ns、以及寫入2KB的數(shù)據(jù)的時(shí)間TD=（60ns×2048）。可以得出T=TR+Tc+TA+TD=123200ns。由此可以計(jì)算出傳輸數(shù)據(jù)的平均速度為16.6MB/S。

2.2 數(shù)據(jù)FIFO緩存容量的確定

本設(shè)計(jì)中保持寫FIFO的速度與轉(zhuǎn)存速度一致就會是使系統(tǒng)正確連續(xù)的運(yùn)行，由上述得出系統(tǒng)的存儲速度為16.6MB/s，所以FIFO的寫入速度應(yīng)小于或等于整體存儲速度就不會導(dǎo)致FIFO溢出。設(shè)寫FIFO的速度為16MB/s，整個(gè)系統(tǒng)在上電后，DMA總是開啟的直到完成所要求的存儲容量才停止。在DMA控制器開啟后，除了傳輸數(shù)據(jù)外，還要讀出地址FIFO的有效塊地址，寫Flash的編程命令和地址等。這段時(shí)間里如果向數(shù)據(jù)FIFO中寫入的數(shù)據(jù)沒有溢出則其他任何時(shí)候都不會溢出。所以數(shù)據(jù)FIFO的容量最小也要大于這段時(shí)間里面寫入的數(shù)據(jù)量。由上可知這段時(shí)間具體可分為讀地址FIFO的時(shí)間TR =60ns、寫編程命令的時(shí)間Tc=40ns、寫五周期的行列地址的時(shí)間TA =220ns。具體時(shí)序圖如圖4所示。所要求的FIFO的容量只要大于在DMA傳輸數(shù)據(jù)之前對Flash的寫編程命令以及寫地址的這段時(shí)間內(nèi)，寫入FIFO的數(shù)據(jù)量即可。設(shè)FIFO大小為W則W＞16MB/S×TR+Tc+TA=16MB/S×（60ns+40ns+220ns）=5.12Byte。由此看出在改變電路結(jié)構(gòu)后系統(tǒng)對FIFO緩存容量的依賴減小很多。為系統(tǒng)增加一點(diǎn)冗余設(shè)計(jì),FIFO的容量可以設(shè)計(jì)為8Byte的深度，這僅消耗了FPGA內(nèi)部很少的存儲器資源。

圖4 數(shù)據(jù)加載時(shí)序

3 結(jié)果分析

此方法經(jīng)過試驗(yàn)驗(yàn)證，從示波器上得到加載過程的波形如圖4所示。0、1、2、3通道為Flash的數(shù)據(jù)加載時(shí)序，4通道是FIFO的寫入時(shí)序?？傻贸鼋Y(jié)論FIFO的寫入速度與讀取速度是一致的，因此FIFO的大小僅僅由對Flash輸入命令值和地址值的大小決定。

又如圖5所示，4通道反映了系統(tǒng)對Flash進(jìn)行命令值地址值寫入時(shí)序，可清楚的看到總8BYTE數(shù)據(jù)，包括兩個(gè)命令碼和五個(gè)地址碼。因此FIFO的長度為8BYTE即可。與理論上得到的值一致。

圖5 FIFO寫入時(shí)序

4 結(jié)束語

本文通過對用NAND Flash存儲器組成陣列構(gòu)成存儲系統(tǒng)的關(guān)鍵技術(shù)的研究，提出采用單片F(xiàn)PGA技術(shù)實(shí)現(xiàn)存儲系統(tǒng)的具體方案，設(shè)計(jì)專用的DMA控制器用以解決存儲系統(tǒng)對FIFO緩存容量的依賴。并通過實(shí)驗(yàn)驗(yàn)證了此方法的可行性。本方案集成度高、成本低、非易失、可靠性高，可以滿足沖擊、振動等惡劣環(huán)境下的高速海量數(shù)據(jù)存儲的需要。

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