李 彥, 吳培明, 寇小明

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高速串行RapidIO總線背板信號完整性仿真研究

李 彥, 吳培明, 寇小明

(中國船舶重工集團公司 第705研究所, 陜西 西安, 710075)

信號完整性(SI)是高速電路設計面臨的一個主要問題。對109Hz以上高速信號的信號完整性問題從原理上進行了詳細分析, 并針對損耗、串擾、反射等因素提出了改善信號完整性的方法。在高速串行RapidIO總線背板的設計中, 探索出一套利用HyperLynx工具進行仿真分析和設計驗證的方法, 即利用前仿真工具LineSim對影響信號完整性的主要參數(shù)進行評估, 形成設計指導數(shù)據(jù); 利用后仿真工具BoardSim對布線后的高速背板進行驗證, 從理論上證明了高速串行RapidIO總線背板的設計是可行的。

信號完整性; 高速串行RapidIO總線; 背板; HyperLynx

0 引言

信號完整性(signal integrity, SI)是指信號在信號線上的質(zhì)量, 良好的信號完整性是指在需要時, 信號仍能以正確的時序和電壓電平值做出響應, 反之, 當信號不能正常響應時, 就出現(xiàn)了信號完整性問題。

RapidIO串行總線協(xié)議傳輸速率達到了3.125 ~6 Gb/s, 分布參數(shù)顯現(xiàn)出不可忽視的影響。因此, 一些在低速率場合下被忽視的因素現(xiàn)在會導致越來越多的信號完整性問題, 成為制約進一步提高串行總線傳輸速率的瓶頸。

為解決串行RapidIO總線信號完整性問題, 保證良好的板級性能并提高設計效率, 本文探索了使用HyperLynx軟件對3.125 Gb/s的高速串行總線傳輸通道進行仿真分析和設計驗證的技術。

1 高速串行RapidIO總線背板信號完整性問題

現(xiàn)代電子設備中, 各功能板卡之間的互連往往通過背板來實現(xiàn)(見圖1), 這使得背板成為高速串行信號鏈路最復雜的情況之一。

圖1 背板與子卡連接示意圖

在速率為GHz量級的高速串行數(shù)據(jù)的傳輸中, 損耗、串擾和反射是信號完整性面臨的主要問題。

1.1 損耗

損耗不僅降低信號能量, 而且會減慢信號的邊緣速度, 進而導致信號發(fā)散和降低抖動容限, 形成碼間干擾(inter symbolic impact, ISI)。而ISI是削弱高速串行信號在鏈路傳輸性能的最嚴重干擾。

對于GHz量級的高速串行信號的損耗主要來自2個方面,一是導線電阻和趨膚效應引起的損耗; 二是介質(zhì)損耗, 如圖2所示。

圖2 介質(zhì)損耗隨頻率變化曲線

由于趨膚效應的影響, 電流在高頻時將重新分布, 互連通道有效截面積隨著速率上升而減小,信號和回路導體的串聯(lián)電阻R會與頻率的平方根成正比、與走線的直徑成反比增長, 如式(1)所示, 導致信號傳輸回路的傳輸損耗增大[1]。

式中:為走線直徑;為頻率;p為相對銅的電阻率。

由于頻率的相關性, 在較高頻率上, 介質(zhì)損耗開始在總損耗中占主導地位。從圖2可以看出, 在GHz量級情況下, 介質(zhì)損耗上升到阻抗損耗的3.5倍左右。

因此, 在高頻場合下, 增大走線直徑, 使用低介電常數(shù)的介質(zhì)材料是減少損耗的有效手段。

1.2 串擾

串擾是指某一回路中的電流或電壓在鄰近回路產(chǎn)生了電流或電壓, 從而影響了該鄰近回路的正常工作。串擾量與傳輸線間距成反比, 與通道間并行長度成正比, 是產(chǎn)生抖動并使波形失真的重要原因。

在高速背板系統(tǒng)中, 由于布線通路的限制, 有大量信號高密度、長線并行傳輸, 它們之間的耦合會產(chǎn)生兩方面的影響。首先, 串擾會改變總線中受串擾的傳輸線的特性, 即等價地改變傳輸線的特性阻抗與傳輸速度, 這樣會對系統(tǒng)的時序和信號完整性帶來不利影響。另外, 串擾會對其他傳輸線造成噪聲, 這樣會進一步降低信號質(zhì)量, 以及降低信號的噪聲余量。如圖3所示。

圖3 兩平行走線間信號串擾

最常見的對抗串擾的方法是在印刷電路板(printed circuit board, PCB)布線中遵循3W原則[2]。另外, 盡量拉大傳輸線間的距離, 減少相鄰傳輸線間平行走線的長度, 改單端傳輸線為差分傳輸線, 相鄰信號層垂直走線, 使用參考平面包夾信號層都是減少串擾的有效手段。

1.3 反射

信號的反射和多次反射是由于阻抗不連續(xù)造成的, 它迭加在串行信號的后續(xù)碼流上, 使信號畸變和失真。反射系數(shù)由確定點的反射電壓同輸入電壓的比決定, 這個點定義為傳輸線上的阻抗不連續(xù)點[3]。

式中:0為傳輸線特性阻抗;Z為不連續(xù)的阻抗。

高速背板串行鏈路的阻抗不連續(xù)[4]往往是PCB上差分走線因生產(chǎn)工藝和線寬引起的阻抗變化, 連接器的插接針和過孔的阻抗變化等反射因素導致的。因此, 在高速背板設計和加工時, 需要嚴格進行阻抗匹配設計(如減少使用過孔和等線寬控制, 并選用具有阻抗控制的連接器), 保證信號鏈路阻抗連續(xù)。

2 仿真試驗

為了對上述SI措施進行驗證, 設計了高速串行RapidIO總線背板電路進行仿真試驗。

2.1 仿真電路的設計

在串行RapidIO總線背板電路原理圖設計完成之后, 需要為電路元器件選定IBIS模型并確定仿真需要其他參數(shù)(如激勵源、PCB疊層順序及厚度等)。

1) 該電背板仿真電路使用Tyco公司的Multi Gig RT-2高速串行RapidIO連接器, 它具有阻抗控制和屏蔽保護功能。設定PCB板層數(shù)為8, 信號層與參考地層交叉分布。設定前仿真?zhèn)鬏斁€長100 mm。使用“Simple-Diff”模型為激勵源。

2) 所有高速串行差分信號線布線采用偏置的邊緣耦合帶狀線方式(見圖4), 間距恒定, 拐角度數(shù)相等(135°), 差分線長公差0.127 mm, 優(yōu)先滿足線長匹配。信號線在同一板層中完成點到點的走線, 避免在層間切換。在信號線相鄰的層用參考地層進行屏蔽, 地層保持連續(xù)。

圖4 偏置的邊緣耦合帶狀線

3) 傳輸線采用低電壓差分信號(low voltage differential signal, LVDS), 要求差分阻抗diff= 100W±10%, 特征阻抗0=55W±10%。將設定的參數(shù),1,,,和(設定1=)帶入式(4)和式(5)(參數(shù)意義如圖4所示), 計算diff和0。

同時, 利用HyperLynx仿真工具計算獲得不同線間距的2組diff和0數(shù)值。3組數(shù)據(jù)見表1所示, 它們都滿足設計要求。仿真值2獲得數(shù)據(jù)最接近要求, 但是由于其要求的線間距大, 布板時不易滿足。因此選擇仿真值1所設定的參數(shù)作為設計參考。

表1 Z0, Zdiff理論值和仿真值

2.2 仿真試驗

以傳播速率為3.125 Gb/s, 長度為31bit的偽隨機碼序列作為仿真序列, 循環(huán)10次, 插入1%的高斯隨機擾動, 分別進行仿真試驗[5]。

2.2.1 前仿真試驗

根據(jù)疊層安排和耦合關系的設置, 在Hyper Lynx中建立的串行鏈路Spice模型仿真電路, 如圖5所示。

設定U1-U2鏈路為“攻擊線”, U3-U4鏈路為“受害線”。從U1和U3端注入信號, U2和U4端差分信號眼圖前仿真結果如圖6所示, 圖中,UI為單位時間間隔。

2.2.2 后仿真試驗

從PCB布線中選取長度最大(92.9 mm), 走線環(huán)境最為復雜的一對差分信號進行仿真, 如圖7所示。

圖5 串行鏈路Spice模型仿真電路圖

圖6 前仿真眼圖(TUI=320 ps)

圖7 選取待分析的高速走線

圖8是提取布線后的拓撲圖, 從圖中可以看出, 每條傳輸線按照耦合區(qū)域, 被分成若干小段傳輸線, 其特征阻抗均為51.8W。根據(jù)疊層分布和注入信號得到如圖9所示的后仿真眼圖。

圖8 布線后的拓撲圖

圖9 后仿真眼圖(TUI=320 ps)

2.2.3 試驗結論

按照S-RapidIO物理層對接收端眼圖參數(shù)的要求, 將眼圖掩模的高度設為200 mV, 過零區(qū)邊界位置為0.275, 有效數(shù)據(jù)窗口起始點為0.400。由上圖可以得出以下結論。

1) 眼圖對稱, 眼線較細, 高低電平都比較光滑, 眼圖掩?？梢酝耆鼑谘蹐D之中。說明根據(jù)規(guī)定參數(shù)進行的仿真獲得了成功。

2) 后仿真的眼圖質(zhì)量比前仿真眼圖質(zhì)量要好, 是因為后仿真是無源背板單板仿真, 無法加入連接器模型, 減少了損耗和干擾。后仿真眼圖說明背板高速信號的布線滿足設計要求。

3 結束語

在封裝和互連對于信號不再是暢通和透明的今天, 采用立足于可預見性的新設計方法越來越重要。利用仿真工具對高速電路的信號完整性設計進行仿真分析和驗證可以獲得各種直觀的邊界條件, 為設計提供了有效的支持, 將會大大提高設計效率和成功率。

[1] Stojanovic V. Channel-Limited High-Speed Links Modeling Analysis and Design[D]. Stanford University, 2004.

[2] Johnson H, Graham M. 高速數(shù)字設計[M]. 北京: 電子工業(yè)出版社, 2004.

[3] 顧海洲, 馬雙武. PCB電磁兼容技術—設計實踐[M]. 北京: 清華大學出版社, 2004.

[4] Bogatin E. 信號完整性分析[M]. 北京: 電子工業(yè)出版社, 2005.

[5] Mentor Graphics. High-Speed Design Workshop[M]. USA: Mentor Graphics, 2009.

Signal Integrity SimulationofHigh Speed Serial RapidIO Bus Backboard

LIYan, WU Pei-ming, KOU Xiao-ming

(The 705 Research Institute, China Shipbuilding Industry Corporation, Xi′an 710075, China)

Signal integrity (SI) is a key problem in design of high speed bus. In this paper, the SI of high speed bus signal above 109Hz is analyzed, and ways to improve SI are put forward with respect to the influences of loss, crosstalk and reflection on SI. In the design of the high speed backboard, with the help of HyperLynx, a method for simulation and validation is proposed, in which LineSim is adopted to evaluate the main parameters affecting SI and achieve guiding data for design, and BoardSim is also adopted to validate the designed high speed backboard. The feasibility of the designed high speed serial rapidIO bus backboard is theoretically proved.

signal integrity(SI); high speed serial rapidIO bus; backboard; HyperLynx

TJ630.6

A

1673-1948(2011)03-0167-05

2010-07-01;

2010-08-24.

李 彥(1980-), 男, 碩士, 主要從事計算機硬件方面研究與設計.

(責任編輯: 陳 曦)