雷海軍，劉 鵬，陳戰(zhàn)夫，何業(yè)軍，李先義

（深圳大學 a.計算機與軟件學院；b.信息工程學院；c.數(shù)學與計算科學學院，廣東 深圳 518060）

0 引言

隨著多媒體技術(shù)的發(fā)展以及數(shù)字電視的推廣，不同視頻格式之間的轉(zhuǎn)換問題也日益嚴重，為滿足各種多媒體終端的兼容需要，設(shè)計了視頻格式轉(zhuǎn)換芯片，實時視頻處理意味著需要大容量的高速存儲器，常用的有SDRAM，ROM[1]。

雙數(shù)據(jù)率同步動態(tài)隨機存儲器（Double Data Rate SDRAM，DDR SDRAM）可在信號的上升沿和下降沿都進行數(shù)據(jù)傳輸，所以DDR內(nèi)存在每個時鐘周期都可完成2倍于SDR SDRAM的數(shù)據(jù)傳輸量，并且單位存儲成本與SDR SDRAM相當[2]。因而，對于高速數(shù)據(jù)采集系統(tǒng)，無論從成本還是性能方面考慮，采用DDR作為系統(tǒng)的存儲器件是合適的，傳統(tǒng)的視頻格式轉(zhuǎn)換芯片大多數(shù)是基于VGA標清時序，視頻數(shù)據(jù)需要經(jīng)A/D轉(zhuǎn)換、YCbCr向RGB空間模型轉(zhuǎn)換以及D/A轉(zhuǎn)換，最后接入VGA接口[3-4]。芯片結(jié)構(gòu)復雜，并且占用資源多，數(shù)據(jù)處理效率低。

DDR SDRAM容量大、價格低、速度快[5]，為此，本文設(shè)計了DDR SDRAM控制器，以滿足將來復雜視頻處理算法和提高系統(tǒng)時鐘的要求。與傳統(tǒng)的視頻格式轉(zhuǎn)換芯片相比，設(shè)計的視頻格式轉(zhuǎn)換芯片面向高清視頻，能處理更大容量的數(shù)據(jù)，不需要相關(guān)的轉(zhuǎn)換，芯片設(shè)計的結(jié)構(gòu)簡單，占用的資源相對較少。本文設(shè)計了一種基于狀態(tài)機，并且適用于數(shù)字視頻的DDR SDRAM控制器，采用2片DDR SDRAM作為片外存儲器，采取乒乓讀寫操作，有效解決了視頻數(shù)據(jù)流在傳輸過程中的瓶頸問題。

1 DDR控制器的設(shè)計

1.1 視頻格式轉(zhuǎn)換系統(tǒng)結(jié)構(gòu)

采用2個DDR SDRAM作為幀緩存，在DDR控制器前后分別有一個緩存器（輸入緩存和輸出緩存），如圖1所示。電視模式選擇模塊選擇不同的模式（1 080p或720p），PE1005S視頻時序數(shù)字模擬模塊用于前端功能仿真測試，模擬66 MHz頻率輸出的視頻數(shù)據(jù)；輸入緩存用于緩存來自PE1005S模塊的視頻數(shù)據(jù)；幀控制器用于對DDR SDRAM進行讀寫切換；DDR SDRAM用于控制DDR SDRAM的讀寫操作；輸出緩存用于緩存從DDR SDRAM中讀出的數(shù)據(jù)；時序發(fā)生器產(chǎn)生SMPTE高清電視時序，配合用于將YPbPr轉(zhuǎn)換成SMPTE標準時序的SAV/EAV模塊，最終完成整個系統(tǒng)視頻數(shù)據(jù)的格式轉(zhuǎn)換。

圖1 視頻格式轉(zhuǎn)換系統(tǒng)結(jié)構(gòu)

1.2 DDR控制器結(jié)構(gòu)

本文設(shè)計的DDR控制器按照不同的實現(xiàn)功能可劃分為4個模塊，如圖2所示?？刂破髂K接收并譯碼用戶命令，產(chǎn)生讀、寫、初始化命令以及其他模塊所需的部分信號；數(shù)據(jù)路徑模塊從存儲器中接收數(shù)據(jù)和發(fā)送數(shù)據(jù)到存儲器，主要功能是存儲從存儲器中讀出的數(shù)據(jù)以及寫數(shù)據(jù)并生成使能信號到輸入輸出管理模塊；基礎(chǔ)模塊生成整個系統(tǒng)的時鐘和復位信號；輸入輸出管理模塊提供與存儲器連接的各種輸入輸出端口。這樣有利于對DDR控制器的設(shè)計查錯，縮短產(chǎn)品開發(fā)周期。

圖2 DDR控制器的結(jié)構(gòu)

1.3 DDR SDRAM的狀態(tài)轉(zhuǎn)移控制流程

因為Xilinx Spartan3E系列芯片要求64 ms內(nèi)刷新4 096次，而在視頻展臺設(shè)計中，由于在64 ms內(nèi)對DDR SDRAM至少進行4 096次讀、寫操作，所以可不必對其進行刷新[6]?？刂乒δ馨―DR SDRAM的初始化、突發(fā)讀寫和預(yù)充電?？刂乒δ懿话运⑿鹿δ?。圖3是DDR SDRAM的整個狀態(tài)轉(zhuǎn)移圖。系統(tǒng)上電后處于空閑狀態(tài)，在進行讀寫操作前必須對其進行初始化。初始化中將對突發(fā)長度、突發(fā)類型、CAS（Column Access Strobe）延時等參數(shù)進行配置。完成后系統(tǒng)進入空閑狀態(tài)，狀態(tài)機進入激活狀態(tài)，在該狀態(tài)下，激活讀寫地址所對應(yīng)的行，這樣此行被打開直到發(fā)出預(yù)充電命令關(guān)閉此行，在打開的狀態(tài)下可對該行連續(xù)讀寫，而不用再發(fā)激活命令，從而提高了數(shù)據(jù)的吞吐率。行被激活后，經(jīng)過一段延時，狀態(tài)機進入讀或?qū)憼顟B(tài)。讀命令發(fā)出后，數(shù)據(jù)經(jīng)過CAS延時后進入數(shù)據(jù)總線。讀寫操作完成之后，系統(tǒng)發(fā)送預(yù)充電命令關(guān)閉當前打開的行，狀態(tài)機再次進入空閑狀態(tài)，然后進行下一行的讀寫，如此循環(huán)操作來實現(xiàn)對DDR SDRAM的讀寫。

圖3 狀態(tài)轉(zhuǎn)移圖

1.4 系統(tǒng)中的讀寫操作

輸入緩存的讀使能控制信號就是DDR SDRAM的寫使能信號，DDR SDRAM的讀使能信號即是輸出緩存的寫使能位信號，輸入和輸出緩存都是深度為5 760，寬度為16位的FIFO。視頻數(shù)據(jù)首先寫入輸入緩存，當輸入緩存中的數(shù)據(jù)容量達到其存儲量的2∕3時，控制器以133 MHz的頻率讀數(shù)據(jù)，并寫入到DDR SDRAM0中，接著控制器從DDR SDRAM1中讀出數(shù)據(jù)，并寫入到輸出緩存中，當輸出緩存中的數(shù)據(jù)容量達到其存儲量的2∕3時，數(shù)據(jù)就以66 MHz的頻率寫入其他模塊。這樣，輸入圖像數(shù)據(jù)連續(xù)以66 MHz的頻率流入，輸出圖像又以66 MHz的頻率流出，從而達到了一種動態(tài)平衡。當然最初從DDR SDRAM1中讀出的數(shù)據(jù)為無效數(shù)據(jù)，當DDR SDRAM0中寫滿一幀圖像數(shù)據(jù)，幀控制器對2個DDR SDRAM進行讀寫切換，即輸入緩存中的數(shù)據(jù)寫入DDR SDRAM1中，從DDR SDRAM0中讀出數(shù)據(jù)，當DDR SDRAM1中寫滿一幀圖像數(shù)據(jù)后，對2個DDR SDRAM進行讀寫切換，一直按此規(guī)則進行乒乓讀寫，從而完成整個視頻流的傳輸。本文采取乒乓讀寫的原理，能有效解決視頻數(shù)據(jù)流在傳輸過程中的瓶頸問題，輸入和輸出緩存每次寫入視頻幀中的兩行數(shù)據(jù)進行讀寫。本文將突發(fā)長度設(shè)為2，DDR SDRAM控制器中連續(xù)給出遞增的地址和讀寫命令就可以實現(xiàn)一行中任意偶數(shù)長度的突發(fā)讀寫。

2 仿真實現(xiàn)

為驗證設(shè)計系統(tǒng)的正確性，對DDR控制器進行了仿真實驗。選用ISE10.1編程環(huán)境，采用Spartan3E系列的XC3S500E-PQG208-4C芯片，選用Modelsim6.2b仿真，MT46V16M8XX-5B作為仿真模型，DDR控制器仿真結(jié)果如圖4所示。

圖4 DDR控制器仿真圖（截圖）

在圖4中，vclk為66 MHz的時鐘，bus_clk為133 MHz的時鐘，buffer0/din即輸入給輸入緩存的數(shù)據(jù)，buffer0/wr_en，buffer0/rd_en分別為輸入緩存的寫、讀控制信號，buffer1/wr_en，buffer1/rd_en分別為輸出緩存的寫、讀控制信號，buffer0_dataout，bu1_out分別為輸入緩存、輸出緩存2個緩存器的數(shù)據(jù)，ddr_dq為DDR控制器與DDR SDRAM仿真模型之間的傳輸數(shù)據(jù)，所有的讀寫控制信號均是高電平有效。從圖4中可以看出，ddr_dq是以偶數(shù)長度突發(fā)讀寫，每2個buffer0/wr_en有效后，buffer0/rd_en有效，對于輸入緩存而言，數(shù)據(jù)輸出buffer0_dataout的頻率是數(shù)據(jù)輸入buffer0/din的2倍，對于輸出緩存而言，數(shù)據(jù)寫入的頻率buffer1/din是bu1_out數(shù)據(jù)輸出頻率的2倍，整個系統(tǒng)最高輸入時鐘頻率可達99 MHz，占用了833個Slices，1 822個4輸入LUTS，45個IOBS單元和2個DCM。

3 小結(jié)

利用Xilinx公司的Spartan3E系列的可編程邏輯器件中的DCM和DDR I/O特性，運用ISE10.1軟件的強大的功能，完成了一個DDR控制器的設(shè)計實現(xiàn)，該控制器在微處理器和DDR SDRAM之間架起了一座“橋梁”，解決了它們之間的接口問題，系統(tǒng)在133 MHz頻率上工作穩(wěn)定，DDR SDRAM乒乓讀寫，有效解決了視頻傳輸中的瓶頸問題。本文相對于傳統(tǒng)視頻格式轉(zhuǎn)換芯片而言，易于控制，處理速度快，能穩(wěn)定處理的數(shù)據(jù)量大，占用的芯片資源少，并且直接面向HDMI接口標準。

[1] 蔡鐘，吳皓，劉鵬，等.一種DDR SDRAM控制器設(shè)計[J].電視技術(shù)，2004，28（8）：34-36.

[2] 吳健軍，初建朋，賴宗聲.基于FPGA的DDR SDRAM控制器的實現(xiàn)[J].微計算機信息，2006（2）：156-157.

[3] 向守坤，黃啟俊，汪冠群，等.基于FPGA的ITU-R BT.656數(shù)字視頻轉(zhuǎn)換接口系統(tǒng)[J].電子測量技術(shù)，2009（4）：113-117.

[4] 羅小巧，樊偉良，李偉.基于FPGA的數(shù)字視頻轉(zhuǎn)換接口的設(shè)計與實現(xiàn)[J].電子測量技術(shù)，2008（10）：177-179.

[5] 陳大平，王勇.DDR SDRAM控制器的FPGA實現(xiàn)[J].儀器儀表用戶，2009（1）：108-110.

[6] 柯昌松，侯朝煥，劉明剛.利用FPGA實現(xiàn)DDR存儲器控制器[J].計算機工程與應(yīng)用，2004（34）：110-111.

雷海軍（1968-）,博士，副教授，碩士生導師，主研圖像處理、視頻編解碼、嵌入式系統(tǒng)、并行計算、IC設(shè)計等；

劉 鵬（1987-），碩士生，主研嵌入式多媒體系統(tǒng)，圖像處理；

陳戰(zhàn)夫（1985-），碩士生，主研FPGA、視頻多媒體信息處理；

何業(yè)軍，副教授，碩士生導師，主研寬帶和超寬帶無線通信技術(shù)、新一代（B3G/4G，LTE）移動/無線通信技術(shù)、MIMO多載波傳輸技術(shù)；

李先義，教授，博士，博士生導師。