殷允超,黃秋萍
(蘇州大學(xué),江蘇 蘇州 215021)
功率VDMOSFET 是將微電子技術(shù)和電力電子技術(shù)融合起來(lái)的新一代功率半導(dǎo)體器件。因其具有開關(guān)速度快、安全工作區(qū)寬、輸入阻抗高、負(fù)溫度系數(shù)、無(wú)二次擊穿等一系列優(yōu)點(diǎn),在高頻、中低功率領(lǐng)域得到廣泛應(yīng)用。
對(duì)于低壓小電流VDMOSFET產(chǎn)品,隨著器件的單個(gè)尺寸越來(lái)越小、結(jié)構(gòu)越來(lái)越復(fù)雜,由于各種原因?qū)е碌撵o電釋放(ESD)現(xiàn)象變得越來(lái)越顯著。高靜電電壓會(huì)在單個(gè)器件中導(dǎo)致高電場(chǎng)和大電流密度,這些會(huì)使器件產(chǎn)生熱損傷或使絕緣體被破壞。據(jù)統(tǒng)計(jì),在所有半導(dǎo)體器件的失效機(jī)制中,ESD失效幾乎占到10%[1]。
本文以20V N溝道溝槽VDMOSFET為例,提出了一種帶有ESD保護(hù)柵結(jié)構(gòu)的VDMOSFET設(shè)計(jì)制造方法,并進(jìn)行了測(cè)試數(shù)據(jù)分析。
溝槽VDMOS器件是在高阻外延層(N-)上采用平面自對(duì)準(zhǔn)雙擴(kuò)散工藝,利用硼磷(砷)兩次擴(kuò)散差,在器件垂直方向上形成多子導(dǎo)電溝道,如圖1所示。當(dāng)柵源電壓(VGS)大于器件的開啟電壓(VTH)時(shí),垂直溝道表面形成強(qiáng)反型層,即電子溝道。在漏源電壓(VDS)的驅(qū)動(dòng)下,源區(qū)電子經(jīng)外延層漂移至襯底漏極;當(dāng)VGS小于VTH,垂直方向上不存在導(dǎo)電溝道,漏極與源極之間形成一個(gè)反偏PN結(jié)[2]。耗盡層主要擴(kuò)展在外延層一側(cè),理論擊穿電壓值可以由外延的濃度和厚度決定。
靜電放電是直接接觸或靜電場(chǎng)感應(yīng)引起的兩個(gè)不同靜電勢(shì)的物體之間靜電荷的傳輸。人體或設(shè)備儀器都可能帶有極高的靜電,靜電電壓甚至高達(dá)幾千伏特以上,它幾乎可以損壞絕大部分半導(dǎo)體器件和集成電路[3]。
對(duì)于VDMOSFET來(lái)說(shuō),最容易被靜電損壞的是柵極(G)和源極(S)之間的柵氧層,通常的保護(hù)方法是在常規(guī)VDMOSFET的基礎(chǔ)上利用不同摻雜類型的多晶硅形成背靠背的多晶硅PN結(jié),然后在柵極和源極之間把多個(gè)這樣的PN結(jié)串起來(lái)作為ESD的保護(hù)結(jié)構(gòu)[4],為了增加ESD保護(hù)的效果,有時(shí)也將電阻一起串聯(lián),基本保護(hù)類型如圖2所示。
當(dāng)發(fā)生ESD時(shí),加在柵氧化層上的電壓可以由背靠背的多晶硅PN結(jié)來(lái)承受,因此器件不會(huì)發(fā)生介質(zhì)擊穿。在此結(jié)構(gòu)中,由于增加的通路中至少包含一對(duì)背靠背PN結(jié),而PN結(jié)反向漏電較小,也就不會(huì)影響器件柵極和源極之間的絕緣性,但會(huì)增大柵極的漏電,這也是ESD保護(hù)型VDMOSFET的一個(gè)缺點(diǎn)。
本文的器件封裝形式為TSSOP-8,具體的參數(shù)要求如下:漏源擊穿電壓BVDSS>20V,柵源擊穿電壓BVGSS>±12V,持續(xù)電流ID=6A,額定功率PD=2W(TA=25℃),導(dǎo)通電阻(Rdson@Vgs=4.5V)<20mΩ,閾值電壓VTH=0.6V~0.9V(典型值為0.75V)。
柵源之間的ESD水平為HBM標(biāo)準(zhǔn)下大于2.5kV。
首先是確定外延層參數(shù),外延層的電阻率由器件所承受的擊穿電壓來(lái)定。我們對(duì)體二極管進(jìn)行單邊突變結(jié)近似,所以用公式(1)可計(jì)算出外延層的雜質(zhì)濃度。
在這里BVds為器件擊穿電壓,ρ為電阻率,q為單位電荷1.60×10-19C,μ為外延層電子遷移率,在此取1 320cm2/V.S。由于設(shè)計(jì)為20V產(chǎn)品,我們?nèi)Vdss=23V,計(jì)算出NB=3.59×1016/cm3,ρ=0.132Ω.cm。
外延層厚度We由N+結(jié)深和Vds為擊穿電壓時(shí)的N+區(qū)和P區(qū)側(cè)的耗盡層寬度所決定[5],即We=Xdn+Xdp+Xjn+。
這里ε0=8.85×10-14,εsi=11.7,BVdss=23V,q=1.6×10-19C,NB=3.59×1016/cm3,代入式(2)得:Xdn=0.91μm,此時(shí)可以確定溝槽深度需大于0.91,為保證余量,后續(xù)設(shè)計(jì)中取溝槽深度為1.1μm~1.3μm。
NA為P區(qū)表面的摻雜濃度,取NA=1×1016/cm3,帶入式(3)得出Xdp=1.73μm。
對(duì)于Xjn+我們采用As注入,取Xjn+=0.35 μm。于是We=0.91μm+1.73μm+0.35μm=2.99μm。由于制造工藝中有場(chǎng)氧化環(huán)節(jié),以場(chǎng)氧化0.7μm計(jì)算,需要腐蝕掉約0.35μm的外延,為保險(xiǎn)起見,該產(chǎn)品外延厚度取3.5μm。最終確定的外延規(guī)格為濃度0.132Ω.cm、厚度為3.5μm。
本設(shè)計(jì)中,我們采用了場(chǎng)板、多晶硅場(chǎng)限環(huán)和截止環(huán)的復(fù)合終端結(jié)構(gòu),場(chǎng)限環(huán)由溝槽型浮置多晶硅構(gòu)成,截止環(huán)也采用溝槽型內(nèi)填多晶硅設(shè)計(jì)。這種設(shè)計(jì)不但可以有效提高器件的耐壓,還可以減少光刻版的數(shù)量,節(jié)省了成本[6]。具體的設(shè)計(jì)示意圖如圖3所示。其中上方深色部分為金屬,中間色部分為多晶,下方淺色部分為氧化層。
設(shè)計(jì)ESD保護(hù)結(jié)構(gòu),首先我們應(yīng)該確定多晶硅二極管對(duì)的數(shù)量。由于每對(duì)多晶硅二極管所能承受的電壓約為4V~6V,而該產(chǎn)品希望得到12V以上的BVgss,所以本設(shè)計(jì)基于普通VDMOSFET的基礎(chǔ),在柵極區(qū)制作三對(duì)背靠背的多晶PN結(jié),這三對(duì)PN結(jié)串起來(lái)并聯(lián)在VDMOSFET的柵極和源極之間,起到保護(hù)柵氧化層的目的。
具體的實(shí)現(xiàn)方法為在柵極區(qū)淀積摻有N型雜質(zhì)磷的多晶硅,并且間斷性地注入P型雜質(zhì)硼形成PN結(jié)。通過(guò)改變硼的注入劑量以及退火溫度和時(shí)間,選擇合適的多晶硅面積,就可以調(diào)整ESD保護(hù)的能力。圖4為本設(shè)計(jì)中柵極區(qū)的剖面示意圖。
版圖設(shè)計(jì)時(shí),要盡量減小芯片面積和多晶硅柵的輸入電阻。本設(shè)計(jì)中采用長(zhǎng)方形的設(shè)計(jì),其中單胞尺寸(pitch)設(shè)計(jì)為1μm;為保證柵極多晶硅注入的面積余量,柵極區(qū)大小為220μm×220μm。整個(gè)芯片的面積為700μm×1 100μm(包含60μm的劃片道),包含的單胞數(shù)量約為58.2萬(wàn)個(gè)。整體版圖如圖5所示。
在集成電路的加工工藝中,光刻版的數(shù)量直接決定了加工成本,本設(shè)計(jì)中使用特殊的流程將光刻版的數(shù)量壓縮為6層,分別為有源區(qū)(Active)、溝槽(Trench)、多晶(Poly)、源極注入(N+)、孔(Contact)和金屬(Metal)。主要的工藝流程如下:
場(chǎng)氧化→有源區(qū)曝光(光刻版1)→顯影→濕法腐蝕→去膠→TEOS淀積→增密→溝槽曝光(光刻版2)→顯影→TEOS腐蝕→去膠→溝槽腐蝕→犧牲氧化→濕法腐蝕→柵氧→ESD-poly 淀積→原位摻雜/退火→ESD-poly 硼注入→多晶曝光(光刻版3)→顯影→多晶腐蝕→去膠→硼注入→P-Well推阱→N+曝光(光刻版4)→砷注入 →退火→BPSG淀積→回流→孔曝光(光刻版5)→顯影→ANISO孔腐蝕→去膠→二氟化硼(BF2)注入+→硼注入→BPSG回流→鈦/氮化鈦(Ti/TiN)→快速熱退火(RTA)→鎢填充→金屬(AlSiCu)→金屬曝光(光刻版6)→金屬腐蝕→合金→晶圓背面減薄→背金(鈦鎳銀)。
在分片單中,主要對(duì)溝槽深度、柵氧化層厚度、P阱注入能力和劑量、ESD-poly的注入等條件進(jìn)行分片,具體的分片單以及CP測(cè)試結(jié)果如表1(其中△代表基本條件,▲代表分片條件,每種條件2片,偶數(shù)片號(hào)省略)。
由測(cè)試結(jié)果可以看出:
(1)溝槽深度分片:溝槽越深,BVDSS值越低,相應(yīng)導(dǎo)通電阻也越低。這是因?yàn)閂DMOSFET的擊穿點(diǎn)一般在溝槽的底部,溝槽越深,相當(dāng)于外延的厚度降低,擊穿電壓也低,導(dǎo)通電阻也跟著變小。
(2)柵氧化層分片:柵氧越厚,VTH的值會(huì)越大。這是因?yàn)闁叛踉胶?,溝道(耗盡層)就越難形成。
(3)P阱分片:P阱注入劑量越大,VTH會(huì)越高。這是因?yàn)镻阱注入劑量增加時(shí)P阱的電荷量增加,即溝道表面濃度增加,溝道(耗盡層)也就越難形成。
(4)ESD-poly注入分片:多晶注入劑量越大,相應(yīng)的柵源之間的漏電越小。這是ESD保護(hù)結(jié)構(gòu)的多晶PN結(jié)漏電變小所致。
對(duì)比設(shè)計(jì)要求,我們可以確定的條件為:溝槽1.3μm,柵氧厚度20nm,P阱注入劑量每增加1×1012,VTH增加0.6V,為了確定其他條件,我們選擇1#、9#進(jìn)行封裝,待成品測(cè)試后再?zèng)Q定。
封裝采用TSSOP-8形式,打線方案為:42 μm的銅絲、柵極1根、源極5根。內(nèi)部打線以及外觀圖如圖6、圖7所示。
接下來(lái)我們對(duì)成品進(jìn)行測(cè)試,BVdss、VTH、VFSD以及漏電均未有明顯改變。而Rdson會(huì)增加封裝寄生電阻,如1#Rdson具體值為:16.3mΩ @Vgs=4.5V;封裝測(cè)試的良率:1# 為96.4% 、9#為 95.8%;ESD的測(cè)試值為1# 2.8kV HBM、9# 2.3kV HBM。最終我們選擇1# 微調(diào)P阱劑量到1.3×1013作為最終條件。
本文通過(guò)理論計(jì)算、仿真等工具給出了ESD保護(hù)型20V N溝道溝槽VDMOSFET的結(jié)構(gòu)、外延及版圖,并通過(guò)實(shí)際的流片、封裝得到了最佳的工藝條件。
[1]R G Wangner, J Soden, C F Hawkins. Extent and cost of EOS/ESD damage in an IC manufacturing process[C].In:Proc.15th EOS/ESD Symposium,1993. 49-55.
[2]閆冬梅,張?chǎng)?50V/40mΩ VDMOSFET單胞尺寸的最佳設(shè)計(jì)[J].微處理機(jī),2004, 2:5.
[3]李澤宏,易黎,張磊.多晶硅ESD結(jié)構(gòu)保護(hù)的垂直雙擴(kuò)散金屬氧化物半導(dǎo)體功率器件,中國(guó)專利,200610022264.2[P].2007-5-16.
[4]沈偉星.低壓功率溝槽MOSFET的設(shè)計(jì)與研究[D].碩士學(xué)位論文.上海大學(xué).68.2006.
[5]王蓉,李德昌.低壓功率VDMOS的結(jié)構(gòu)設(shè)計(jì)研究[J].電子科技,2010,23(4): 33-34.
[6]朱袁正,秦旭光.一種深溝槽大功率MOS器件及其制造方法,中國(guó)專利.200710302461.4[P].2008-7-2.