王 棟，徐 睿，羅 靜

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 引言

CMOS工藝制成的ASIC電路在太空中應(yīng)用時(shí)，常常會(huì)因?yàn)槭艿娇倓┝啃?yīng)（TID）、單粒子翻轉(zhuǎn)效應(yīng)（SEU）、單粒子瞬態(tài)效應(yīng)（SET）等輻射效應(yīng)的影響，導(dǎo)致數(shù)據(jù)出錯(cuò)，影響整個(gè)系統(tǒng)的可靠性。在原先大尺寸工藝條件下，由于柵氧化層較厚、場(chǎng)氧存在“鳥(niǎo)嘴效應(yīng)”，在輻射環(huán)境中，電路的總劑量效應(yīng)影響十分嚴(yán)重。其次，單粒子翻轉(zhuǎn)效應(yīng)（SEU）也會(huì)影響電路中的鎖存結(jié)構(gòu)，使得被鎖存數(shù)據(jù)出錯(cuò)。隨著工藝尺寸的不斷縮小，柵氧化層的厚度不斷減薄，到了深亞微米工藝條件下，原先的局部氧化隔離（LOCOS）優(yōu)化成潛槽隔離（STI），外加利用版圖加固等手段，大大緩解了總劑量效應(yīng)對(duì)電路的影響。

但是，隨著CMOS關(guān)鍵尺寸的不斷減小，使得節(jié)點(diǎn)電容不斷減小，并且系統(tǒng)的電源電壓也在不斷降低。這樣，電路就更容易受到單粒子效應(yīng)的影響。值得注意的是，隨著電路工作頻率的增加，電路中由單粒子瞬態(tài)效應(yīng)（SET）引起的錯(cuò)誤數(shù)不斷增加，對(duì)系統(tǒng)的影響越來(lái)越大[1,2]。其中，時(shí)鐘驅(qū)動(dòng)電路（CLK）受SET效應(yīng)影響對(duì)整個(gè)電路而言最為嚴(yán)重。本文首先分析了SET效應(yīng)對(duì)時(shí)鐘樹(shù)的影響，然后提出了幾種加固方案，接著對(duì)幾種方案的原理和性能進(jìn)行了分析。

2 單粒子瞬態(tài)效應(yīng)對(duì)時(shí)鐘電路的影響

一個(gè)簡(jiǎn)單的H型時(shí)鐘樹(shù)電路如圖1所示。

假設(shè)時(shí)鐘樹(shù)在一個(gè)二級(jí)驅(qū)動(dòng)上受到了單粒子效應(yīng)的影響，在該級(jí)上產(chǎn)生的瞬態(tài)擾動(dòng)將依次傳遞給第三級(jí)和第四級(jí)。如果由單粒子擾動(dòng)產(chǎn)生錯(cuò)誤的時(shí)鐘信號(hào)傳遞到觸發(fā)器，將使觸發(fā)器鎖存錯(cuò)誤的信號(hào)[3,4]。簡(jiǎn)單的波形如圖2所示。

圖2（a）為正常情況下時(shí)鐘信號(hào)和對(duì)應(yīng)的數(shù)據(jù)信號(hào)波形。在時(shí)鐘CLK信號(hào)的上升沿，電路將輸入信號(hào)D的數(shù)據(jù)鎖存，使Q端的狀態(tài)從低電平變?yōu)楦唠娖?。但?dāng)CLK信號(hào)受到單粒子效應(yīng)影響后，產(chǎn)生了一個(gè)與時(shí)鐘信號(hào)可比擬的擾動(dòng)脈沖，其波形如圖2（b）所示，此擾動(dòng)會(huì)引起觸發(fā)器錯(cuò)誤翻轉(zhuǎn)，鎖存錯(cuò)誤的數(shù)據(jù)，從而影響整個(gè)電路的工作狀態(tài)。同樣，如果RESET復(fù)位信號(hào)受到擾動(dòng)，將會(huì)錯(cuò)誤地使觸發(fā)器置位或清零，也導(dǎo)致整個(gè)芯片出錯(cuò)。

隨著關(guān)鍵尺寸的縮小、電源電壓的降低、電路工作頻率的增加，單粒子瞬態(tài)效應(yīng)對(duì)電路的影響越來(lái)越大。在深亞微米條件下，時(shí)鐘電路的單粒子效應(yīng)已經(jīng)成為制約芯片在輻射條件下正常工作的主要因素。因此，如何對(duì)時(shí)鐘電路的單粒子效應(yīng)進(jìn)行加固，是我們此次研究的重點(diǎn)。

3 時(shí)鐘電路的加固設(shè)計(jì)

針對(duì)CLK電路，本文提出了四種電路級(jí)的加固方案，包括加入Schmitt 電路、延時(shí)濾波器、三模冗余結(jié)構(gòu)、增加結(jié)點(diǎn)電容。

3.1 采用Schmitt電路加固設(shè)計(jì)

Schmitt電路原理圖如圖3所示，由PMOS管Tp1～Tp3，NMOS管Tn1～Tn3組成。設(shè)PMOS管的開(kāi)啟電壓為VTP，NMOS管開(kāi)啟電壓為VTN，輸入信號(hào)VI為三角波。

當(dāng)VI＝0時(shí)，Tp1、Tp2導(dǎo)通，NMOS管截止，輸出VO為1。VO的高電平使得Tp3截止，Tn3導(dǎo)通且工作于源極輸出狀態(tài)。Tn2的源極保持高電位，為VDD－VTN。

當(dāng)VI電位逐漸升高、VI＞VTN時(shí)，Tn1首先導(dǎo)通，由于Tn2的源極保持高電位，即使VI＞VDD/2時(shí)，Tn2仍然不能導(dǎo)通，直到VI繼續(xù)升高直至Tp1、Tp2趨于截止時(shí)，隨著內(nèi)阻的增加，VO才開(kāi)始相應(yīng)地減小。當(dāng)VI－Vsn2≥VTN時(shí)，Tn2導(dǎo)通。并引起正反饋，使得Tn2的導(dǎo)通電阻下降。隨之，Tp1和Tp2迅速截止。VO轉(zhuǎn)換為低電平。VO的低電平使得Vn3截止，Tp3導(dǎo)通并工作在源極輸出狀態(tài)，Tp2的源極電壓Vsp2＝0 －VTP。

同理可知，當(dāng)VI逐漸下降時(shí)，電路工作過(guò)程與VI上升過(guò)程類似，只有當(dāng)|VI－Vsp2|＞|VTP|時(shí)，電路又變?yōu)檩敵鰹楦摺?/p>

綜上所述，Schmitt電路有兩個(gè)不同的閾值電壓，正向閾值電壓會(huì)比VDD/2大很多，而負(fù)向閾值電壓會(huì)比VDD/2低。正是利用了該特性，使CLK電路能夠?yàn)V除一些不需要的毛刺，從而具有了抗SET效應(yīng)的能力。電路仿真圖如圖4所示，當(dāng)擾動(dòng)使高電平從3.3V降低至1.1V，或?qū)⒌碗娖綇?V抬高至2V，經(jīng)過(guò)Schmitt電路后的波形還能保持不變。設(shè)計(jì)時(shí)將Schmitt作為時(shí)鐘樹(shù)的末級(jí)驅(qū)動(dòng)，可濾除CLK信號(hào)中不必要的干擾。

3.2 采用延時(shí)濾波器的加固設(shè)計(jì)

延時(shí)濾波器是基于C單元[5]而設(shè)計(jì)的，C單元的結(jié)構(gòu)如圖5（a）所示。C單元相當(dāng)于一個(gè)反相器，但只有當(dāng)兩個(gè)輸入端A和B狀態(tài)相同時(shí)，輸出端E的狀態(tài)才會(huì)改變，而如果A和B的狀態(tài)不相同，E則保持原有的狀態(tài)不變。將延時(shí)單元加入C單元中的一個(gè)輸入端，如圖5（b）所示，使同一信號(hào)在兩個(gè)時(shí)間內(nèi)進(jìn)行運(yùn)算[6]，這樣就構(gòu)成了一個(gè)延時(shí)濾波器。

延時(shí)濾波器是在時(shí)間域上對(duì)CLK電路進(jìn)行加固，要求延時(shí)單元的時(shí)間要大于SET對(duì)CLK信號(hào)擾動(dòng)的時(shí)間，通過(guò)對(duì)兩個(gè)不同時(shí)間點(diǎn)的數(shù)據(jù)進(jìn)行操作，輸出最后的信號(hào)。

3.3 三模冗余的加固結(jié)構(gòu)

三模冗余結(jié)構(gòu)是將一個(gè)CLK信號(hào)擴(kuò)展為三路信號(hào)，然后通過(guò)一個(gè)表決器將最終的CLK信號(hào)提供給電路。只要其中兩路或以上信號(hào)有效，則輸出的信號(hào)有效，其電路結(jié)構(gòu)和真值表如圖6所示。在設(shè)計(jì)輸入時(shí)，要求同時(shí)有三個(gè)時(shí)鐘信號(hào)輸入。在內(nèi)部布局布線時(shí)，要求三路信號(hào)排布上分開(kāi)，以避免單粒子同時(shí)擾動(dòng)兩路信號(hào)。利用三模冗余結(jié)構(gòu)，只要保證三路中有兩路信號(hào)正確，就可以將正確的CLK信號(hào)輸出至所需的時(shí)序邏輯。

3.4 增加結(jié)點(diǎn)電容的加固設(shè)計(jì)

通過(guò)增加結(jié)點(diǎn)電容來(lái)對(duì)時(shí)鐘信號(hào)加固，最簡(jiǎn)單的方法就是增加反相器的W/L，以起到保護(hù)CLK數(shù)據(jù)傳輸?shù)淖饔谩Ｑ芯勘砻?，?0nm工藝條件下，當(dāng)反相器的驅(qū)動(dòng)能力大于18×?xí)r，其有很好的抗單粒子效應(yīng)的能力[7]。因此，我們也將增大反相器W/L作為一種加固方案。

以上介紹了四種CLK電路的加固方案，接下來(lái)將對(duì)每種方案的特點(diǎn)進(jìn)行分析。

4 加固方案的性能分析

利用0.18μm工藝庫(kù)，對(duì)以上幾種加固方案進(jìn)行了Hspice仿真分析，以比較各個(gè)加固方案的優(yōu)缺點(diǎn)。

（1）利用Schmitt電路對(duì)CLK加固后，可以減輕SET效應(yīng)對(duì)CLK的影響。其對(duì)系統(tǒng)的延時(shí)影響很小，可以控制在100.s-1以內(nèi)，功耗增加也不是很大。而且，Schmitt電路輸出端的結(jié)點(diǎn)電容較大，也會(huì)在一定程度上抑制輻射效應(yīng)對(duì)下一級(jí)電路產(chǎn)生的影響。但是問(wèn)題在于，當(dāng)電源電壓降得很低、而輻射引起的SET效應(yīng)產(chǎn)生的擾動(dòng)達(dá)到與電源電壓可比擬的量級(jí)時(shí)，Schmitt電路加固的作用就完全喪失了，它會(huì)將與CLK信號(hào)擺幅相似的大擾動(dòng)信號(hào)輸出至系統(tǒng)，導(dǎo)致系統(tǒng)出錯(cuò)。

（2）利用延時(shí)濾波器對(duì)CLK電路加固后，可以消除SET效應(yīng)對(duì)CLK的影響，對(duì)系統(tǒng)功耗增加不是很大。但延時(shí)濾波器的缺點(diǎn)在于：為了達(dá)到加固的目地，增加了CLK端的延時(shí)，限制了電路在高速情況下的應(yīng)用。為達(dá)到CLK和數(shù)據(jù)信號(hào)在時(shí)序上的統(tǒng)一，需要在數(shù)據(jù)輸入端也增加延時(shí)濾波單元，限制了整個(gè)芯片的工作速度，也給系統(tǒng)增加了額外的資源消耗。

（3）利用三模冗余結(jié)構(gòu)對(duì)電路加固后，也可以消除SET效應(yīng)對(duì)CLK的影響，同時(shí)不會(huì)對(duì)系統(tǒng)造成很大的延時(shí)影響。但此加固方案的缺點(diǎn)在于嚴(yán)重加劇了系統(tǒng)的功耗開(kāi)銷和芯片面積。由于需要將原本一路的CLK信號(hào)復(fù)制成三路，再通過(guò)表決器表決，其方案將CLK信號(hào)所需要的資源增大了數(shù)倍。對(duì)于超大規(guī)模系統(tǒng)芯片而言是難以接受的。所以，利用此方案加固，需要綜合考慮到對(duì)系統(tǒng)功耗和版圖面積的影響。

（4）利用增加結(jié)點(diǎn)電容的方法對(duì)CLK信號(hào)加固后，可減輕SET對(duì)電路的影響，同時(shí)不影響系統(tǒng)工作頻率。缺點(diǎn)就是，太大的后級(jí)驅(qū)動(dòng)管，給前級(jí)驅(qū)動(dòng)管的W/L提出了很高的要求，很可能需要上百的寬長(zhǎng)比，對(duì)系統(tǒng)的功耗和面積也提出了挑戰(zhàn)。

綜上所述，幾種加固方案的優(yōu)缺點(diǎn)比較如表1所示。

5 總結(jié)

文章針對(duì)ASIC電路中CLK驅(qū)動(dòng)抗SET效應(yīng)加固進(jìn)行了探討。分析了深亞微米工藝條件下，SET效應(yīng)對(duì)CLK電路的影響。對(duì)此，提出了四種加固設(shè)計(jì)方案，分析了四種加固方案的機(jī)理，并比較了四種加固方案的優(yōu)缺點(diǎn)。經(jīng)研究得出：在對(duì)ASIC電路的CLK進(jìn)行抗SET加固時(shí)，需要折中考慮規(guī)模、功耗、延時(shí)等因素。在電路復(fù)雜度不高的情況下，可考慮用三模冗余結(jié)構(gòu)加固，在電路工作頻率不是很高的情況下，可考慮用Schmitt或延時(shí)濾波結(jié)構(gòu)進(jìn)行加固。如果電路的復(fù)雜度和頻率都比較高，則可以考慮使用增加結(jié)點(diǎn)電容的方式，局部采用三模冗余或?yàn)V波延時(shí)進(jìn)行加固。此研究為以后研制抗輻射ASIC電路提供了良好的借鑒和基礎(chǔ)。

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