和 琳，李彬華，尚媛園，金建輝

(1.昆明理工大學信息工程與自動化學院，云南 昆明 650051;2.首都師范大學電子信息工程系，北京 100048)

隨著現(xiàn)代化生產過程和各領域科學研究應用對圖像采集質量的要求日益提高，單獨由ARM處理器或單片機為主控芯片的圖像采集系統(tǒng)因為有限的程序存儲空間與運行速度已不能滿足某些市場的需要。而可編程邏輯器件 (如FPGA)依靠其集成度高、運算速度快、靈活性好等特點，逐漸占據了成像應用市場的主要地位［1］。

近年來，國內外通過FPGA控制CCD圖像傳感器成像的應用越來越多。如中國科學院西安光學精密機械研究所曾采用FPGA實現(xiàn)對TH7888A CCD芯片的控制［2－3］。日本大阪大學地球與空間科學學院研究的快速靈活CCD驅動系統(tǒng)也是在FPGA基礎上開發(fā)的［4］。又如針對TH7899M面陣CCD設計的DSTIS相機和RDCCD相機［5－6］，也是基于FPGA開發(fā)的面向天文應用的相機。

本文主要介紹了針對Kodak公司生產的KAI-04022行間轉移面陣CCD構成的圖像采集系統(tǒng)設計的一種數字控制方法。不同于之前所用的全幀CCD和幀轉移CCD，行間轉移CCD的垂直寄存器分布在遮光區(qū)，這樣既可提高其光電二極管的光電轉換效率，又能抑制漏光，成像質量會更高［7］。根據行間轉移CCD特殊的電荷轉移方式，選用Altera公司EP2C35F672 FPGA芯片，采用VHDL語言設計整個相機成像系統(tǒng)的數字控制部分，以便靈活、高效地實現(xiàn)數字系統(tǒng)的控制功能。本文詳細介紹了該成像系統(tǒng)數字控制部分的設計思想與VHDL的實現(xiàn)過程，給出了關鍵的系統(tǒng)仿真與實測結果，并對結果進行了分析。

1 CCD圖像傳感器與模擬信號處理器的控制要求

KAI-04022是一款具有2048(H)×2048(V)像素，采用行間轉移方式的CCD圖像傳感器，其結構示意圖如圖1。它一直被廣泛應用到醫(yī)學、科學、機械方面的可視設計中。帶有微型透鏡的7.4 μm×7.4 μm的像素具有高靈敏度、大容量的特點，有著很高的動態(tài)范圍。它具有兩個高速輸出端口，以及像素合并的能力，能夠以每秒16至50幀的速率進行圖像的連續(xù)掃描和輸出。垂直的溢流口結構提供了抗暈保護，自帶的電子快門還可以實現(xiàn)精確的曝光控制。此外，它還具有暗電流、延遲比較小和無拖影的優(yōu)點［8］。

行間轉移方式是一種便于使用的標準CCD電荷轉移方式。在CCD工作狀態(tài)下，每個像素的光電二極管受到光的照射，隨即發(fā)生光電轉換，產生電子－空穴對，所有光電子都被收集到像素的勢阱中。曝光結束后，全部像素中的光電子必須進行一次行間讀出轉移，即光電子從像素的光敏區(qū)勢阱經過一個行間的轉移門進入到與其相鄰的遮光區(qū)(即非光敏的)CCD垂直寄存器(Kodak稱之為VCCD)中。此后的光電子讀出過程與通常的天文用全幀或幀轉移CCD的讀出過程類似。也就是垂直寄存器中的光電子在垂直轉移時鐘的驅動下，逐行地轉移到CCD水平寄存器(Kodak稱之為HCCD)中;其后光電子在水平轉移時鐘的驅動下，再逐個通過水平寄存器轉移到輸出傳感節(jié)點，并在該節(jié)點上轉換成電壓信號，最后經輸出放大器輸出，如圖1中虛線所示。

要使這些光電子有序無誤地進行垂直與水平轉移，并通過ADC將有效信號傳輸給用戶端，就要嚴格按照CCD圖像傳感器以及模擬處理與AD轉換器件數據手冊要求的驅動時序對其進行控制。CCD圖像傳感器KAI-04022共需要4個驅動信號:垂直轉移驅動信號、水平轉移驅動信號、電子快門清零驅動信號和電荷快速轉移清零驅動信號，分別將它們用符號V、H、VSUB和FD表示。

圖1 CCD內部結構示意圖Fig.1 Internal structure of the KAI-04022 CCD

模擬處理與AD轉換器件選用ADI公司的AD9845B，它是一款針對CCD應用的增強型信號處理器。它的采樣速率可達30 MHz，而且自帶一系列控制功能，如輸入箝位、相關雙采樣(CDS)、像素增益放大(PxGA)、可變增益放大(VGA)、黑電平箝位和1個12位的 A/D轉換器［9］。所以，AD9845B共需要6個驅動信號，包括讀出數據時鐘、消隱數據時鐘、黑電平箝位時鐘、相關雙采樣采集參考電平的時鐘、相關雙采樣采集數據信號電平的時鐘和輸入箝位時鐘。依次將它們用符號DATACLK、PBLK、CLPOB、SHP、SHD、CLPDM表示。根據KAI 04022的結構，6種驅動信號應按照圖2所示的時序進行設置，這與AD9845B數據手冊對時序的說明［9］稍有不同。

2 數字系統(tǒng)總體設計思想

根據CCD的用戶數據手冊，結合項目的具體要求，該系統(tǒng)主要實現(xiàn)CCD逐行掃描的全幀雙路輸出模式。并要求可設置4種水平轉移讀出頻率，分別是8 M、4 M、2 M和1 M;以及2種清零模式:電子快門清除模式和電荷快速轉移清除模式。同時要求可以控制曝光積分時間，選擇是否超越讀出(overscan)，以及設置ADC的參數。根據VHDL語言自上而下的設計特點，采用一種由總體邏輯框架構成的頂層控制由各個邏輯模塊組成的底層的程序結構，也就是將驅動程序分為頂層與底層兩大模塊分別進行設計。

圖2 AD9845B驅動信號時序Fig.2 Sequences of driving signals for the AD9845B

頂層模塊主要定義了數字控制系統(tǒng)部分與外部硬件連接的端口，以及與底層連接的一些端口，還定義了總體框架設計中所用信號與端口的映射關系，生成了4種水平轉移讀出模式時鐘和底層各個模塊所需工作時鐘，并設計協(xié)調了如何切換底層模塊中全幀輸出、電子快門清零與電荷快速清除3種工作狀態(tài)。

底層模塊包括全幀輸出、電子快門清零、電荷快速清除3個子模塊部分。每個子模塊都有獨立的輸入時鐘信號與輸出端口，可以獨立完成各自任務。

3 數字系統(tǒng)的實現(xiàn)與仿真

在Altera QuartusⅡ8.0的開發(fā)環(huán)境下，采用VHDL語言分別對頂層模塊與底層模塊進行編程設計與仿真。下面介紹各模塊的具體設計、仿真過程和一些實現(xiàn)技巧。

3.1 頂層模塊的設計

這里主要定義了一些端口及其映射，生成了底層模塊所需的一系列時鐘信號，以及設定了底層3種工作模式的切換條件。以系統(tǒng)時鐘clkin為輸入主時鐘，生成了3個控制用時鐘:曝光階段時鐘clock_1ms、水平轉移時鐘clock_h、基本通用時鐘clock_w。為了明確工作狀態(tài)和模式切換條件，還設置了“cs”、“vsub_en”與“dump_en”3個條件判別信號，以便進行3種工作模式的準確切換及其正常運行。在QuartusⅡ中編譯成功后，生成頂層模塊，稱之為TMGen。具體切換過程見圖3 VHDL程序流程圖。

3.2 底層模塊的設計

底層由全幀輸出、電子快門清零、電荷快速清除3個子模塊構成。下面分別介紹各個模塊的具體設計過程和仿真結果。

3.2.1 全幀輸出模式

在相機系統(tǒng)的硬件設計過程中，已將KAI-04022 CCD按項目要求進行特殊連接，使其可以實現(xiàn)雙路讀出。在進行數字系統(tǒng)的設計之前，必須清楚CCD在整個全幀輸出模式下的工作過程及要求。

按照KAI-04022的數據手冊，CCD在上電初始狀態(tài)下，所有輸出都應保持初態(tài);之后等待“clr”信號進行清零與曝光;曝光結束之后，要經過一個2臺階3電平的讀出轉移垂直時鐘，將光電子由光電二極管轉移到VCCD寄存器中;當讀出轉移結束之后，就進入圖像的全幀讀出過程，由垂直轉移驅動信號先控制光電子由VCCD寄存器轉移到HCCD寄存器中，再由水平轉移驅動信號控制光電子通過HCCD、輸出節(jié)點、輸出放大器以及ADC逐個輸出;在結束2072行×2048列光電子全幀輸出的同時，生成一個輸出結束的信號量“Frmend”，用來控制每一幅圖像全幀完整輸出后，程序可以停止下來。在此暫不實現(xiàn)逐行掃描的循環(huán)輸出。

圖3 TMGen模塊程序流程圖Fig.3 Program flowchart of the TMGen module

據上述分析，為了保證這一系列進程能夠有序準確的運行，需要添加一些階段性使能信號:CCD清零結束，使能信號sub_end＜=‘1’，驅動曝光程序段開始運行;CCD曝光結束，使能信號VS_enable＜=‘1’，觸發(fā)行間轉移程序段開始運行;行間轉移結束，使能信號VH_enable＜=‘1’，觸發(fā)垂直轉移程序段運行;垂直轉移結束后，使能信號H_enable＜=‘1’，觸發(fā)水平轉移程序段運行。每一行像素完成轉移之時，都會產生一個Linend信號表示這次垂直/水平轉移的周期結束;當2072次全部經過垂直水平轉移結束之后，F(xiàn)rmend＜=‘1’，將所有信號置于初態(tài)。

在水平轉移光電子階段，信號處理器AD9845B要對啞元、黑電平、緩沖及有效像素做出相應的處理，這就需要按照其時序要求(如圖2)，配合CCD水平讀出過程，同步地向ADC提供一系列時鐘信號，如前面所提到的數據讀出時鐘信號DATACLK、采樣時鐘信號SHP與SHD、其他箝位時鐘信號PBLK、CLPOB、CLPDM。

在QuartusⅡ8.0下進行編程與仿真，可以驗證所生成的時鐘信號是否正確，仿真結果如圖4。圖4(a)是電荷讀出轉移的仿真波形，其中自上而下的信號量依次是:clkin、V1、V2、V3。V1、V2、V3是垂直時鐘控制信號，V1通過硬件電路之后成為第1相驅動時鐘，V2和V3控制硬件電路產生2臺階3電平的第2相驅動時鐘見圖6(a)。

圖4(b)是在全幀輸出模式下光電子在水平轉移讀出過程中所需要的垂直、水平時鐘以及AD處理器所需要的一系列信號時鐘。圖中自上而下的信號量依次是:clkin、V1、V2、V3、Reset、H1、H2、ADCLK、CLPDM、CLPOB、PBLK、SHD、SHP。

圖4 全幀模式下行間轉移、垂直與水平轉移時鐘的仿真波形Fig.4 Simulated waveforms of interline transfer，vertical-transfer and horizontal-transfer clocks under the full-frame mode

3.2.2 電子快門清零模式

KAI-04022 CCD具有電子快門的功能。由于襯底部位(SUB)的對地電壓值決定了光電二極管儲存電荷容量的大小，所以當SUB的電壓值在8 V時，光電二極管能夠儲存最多的電荷量。如果逐漸增大該電壓值，光電二極管的電荷容量將會隨之下降。當電壓值升高到48 V的時候，光電二極管中不能儲存電子。也就是說，給SUB提供一個大約48 V大小的電壓脈沖，就可以清除掉CCD面陣上全部光電二極管中所帶的電荷［8］，這樣就完成一次電子快門動作，即完成電子快門清零。

該模塊的主要設計任務是配合垂直轉移時鐘信號，產生一個電壓為48 V的脈沖。根據需要增加一個VSUB的使能信號vsub_en，當其置‘1’的條件下才可以進行電子快門清零。根據CCD的數據手冊，將VSUB的外部端口命名為SHT。此外，為便于檢測和控制，還添加了標志該段程序運行結束的信號SHT_end。該模塊的仿真結果如圖5(a)，其中信號量從上至下依次為clock_w、clr、vsub_en、V1、V2、SHT、SHT_end。

圖5 清零時鐘的仿真波形Fig.5 Simulated waveforms for the signal intervals of clearing clocks

3.2.3 電荷快速清除模式

在正常的電荷轉移模式中，例如在全幀轉移模式中，光電子是隨著垂直轉移時鐘信號，按一定頻率由VCCD寄存器依次朝向底部的HCCD寄存器方向轉移的。即每一次垂直轉移時鐘來臨，在下方最靠近HCCD寄存器的那行VCCD寄存器中(如圖1)的光電子都將轉移至HCCD寄存器中。然后等待水平轉移時鐘驅動此行光電子由CCD水平寄存器逐個轉移至輸出節(jié)點去進行處理。KAI-04022 CCD在VCCD與HCCD交接處，設置有一個快速行清除(Fast Line Dump，簡稱為FD)門，用以實現(xiàn)光電子快速傾瀉的功能。當光電子受到垂直時鐘驅動，在進行垂直向下轉移的過程中，如果將FD置高電平，則最靠近HCCD寄存器的那行垂直寄存器的光電子，將全部通過FD被傾瀉掉，不會轉移到水平寄存器中［8］。這樣就完成了一次快速的電荷清除過程，將其稱為電荷快速清除模式。

該模塊的設計任務是配合垂直轉移時鐘信號，在需要快速清除電荷的時候，對FD置高電平，并使其時序關系滿足CCD數據手冊要求。該模塊也只有當其使能信號dump_en置‘1’的條件下才能運行，這樣做同樣是為了頂層模塊方便操控。此外，也添加一個結束標志信號FD_end，以檢測此段程序是否運行結束。具體仿真結果如圖5(b)。從上到下，信號量依次為clock_w、clr、dump_en、V1、V2、FD、FD_end。

4 測試結果及分析

在進行上述VHDL設計與仿真工作的同時，CCD相機硬件電路的設計、制作等工作也在同步進行。當數字控制系統(tǒng)與實際的硬件電路、控制任務進程的NiosⅡ軟核CPU模塊以及實時操作系統(tǒng)μC/OSII中執(zhí)行控制的C程序模塊相連接后，可能會增加一些不確定因素，仿真與實際測試的結果可能會有所差別。因此，當硬件電路靜態(tài)上電調試完成后，有必要加入上述數字控制系統(tǒng)進行動態(tài)綜合調試。以下介紹在這一過程中的測試情況。

將FPGA開發(fā)板與所制作的電路板相連接，在電路板上CCD的管腳處進行實際測試。所用測試工具是安捷倫MSO6012A多通道混合信號示波器，由于文章篇幅有限，部分測試結果如圖6～8。

圖6 全幀模式下垂直與水平轉移時鐘的實測波形Fig.6 Measured waveforms of vertical-and horizontal-transfer clocks under the full-frame mode

圖6是由示波器模擬輸入端測試所得到的全幀輸出模式下的垂直轉移時鐘波形與水平轉移時鐘波形。從圖6(a)垂直轉移時鐘波形可以直觀地觀察到V2(下方)端口的2臺階3電平特性，這是仿真波形所不能觀測到的。從示波器上可以讀出垂直轉移時鐘的電壓值分別為:V1=(－9 V～0 V)，V2=(－9 V～0 V～9 V)。由于示波器信號V1(上方)與V2距離較近，導致V1與V2波形出現(xiàn)重疊情況。圖6(b)水平轉移時鐘H1(上方)與H2(下方)的電壓值分別讀出為:(－4.5 V～0 V)、(0 V～4.5 V)。這次測試是在水平讀出頻率設定為4 MHz的條件下進行的，從示波器上可以讀出H1、H2的信號周期為250 ns，也符合了設計要求。

圖7(a)、(b)電子快門清零模式與電荷快速清除模式中的VSUB信號與FD信號，同樣用示波器模擬輸入端測試。如圖7(a)，由于電子快門信號與V2第2級臺階之間有一個曝光積分的時間關系，所以將V2(下方)與VSUB(上方)一起對照測試。從圖中可以讀出VSUB的電壓值是(9.3 V～49.3 V)。這里的襯底電壓之所以選擇9.3 V，而不是上面提到的8 V，是因為所使用的CCD器件上Kodark標出的數值就是9.3 V。圖7(b)也選擇了V2(上方)為參考信號，進行FD(下方)信號的測試。FD的電壓范圍也可讀出，為(－9 V～4 V)，滿足數據手冊的要求。

為了確定CCD輸出正常，觀察其信號質量，還特別對2個CCD輸出端口進行了測試，從圖8中的兩幅波形可以清晰地看出在一幅圖像的采集過程中CCD一行圖像信號的變化情況。圖8(b)是對(a)中信號展寬所得的部分像素信號的細節(jié)，從中可以清晰地觀察單個像素模擬信號的輸出情況。

圖7 清零時鐘的實測波形Fig.7 Waveforms measured of the clearing clock

圖8 CCD輸出模擬信號Fig.8 Analog signals output from the CCD

通過觀察示波器實測波形，可以清楚地獲得所需信號的周期、頻率與電壓值。經過反復調試，各信號值現(xiàn)都已符合CCD與ADC數據手冊要求。

5 結束語

采用VHDL硬件描述語言與FPGA器件進行的數字系統(tǒng)設計，完全達到了此成像控制與圖像采集系統(tǒng)的邏輯控制要求。這種采用VHDL加Nios軟核處理器的設計方法，使整個系統(tǒng)的設計、調試、修改、維護工作變得十分方便。目前，已基本完成了CCD圖像采集與傳輸方面的調試工作，并成功地獲得了圖像，下一步的工作是對整個系統(tǒng)進行優(yōu)化處理，以提高成像系統(tǒng)的性能。

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